Title:
統合型入力デバイスにおいて表示更新を再開する場合の表示アーティファクトの低減
Document Type and Number:
Japanese Patent JP2016529539
Kind Code:
A
Abstract:
本発明の実施形態は、概して、表示ライン選択システムを提供する。表示ライン選択システムは、第１の表示更新期間中に第１の表示ラインを更新するために第１のゲート電極を選択し、第１の表示更新期間中に電荷を第２のレジスタ素子へ転送するように構成された第１のレジスタ素子を備える。第２のレジスタ素子は、第２の表示更新期間中に第２の表示ラインを更新するために第２のゲート電極を選択するように構成される。表示ライン選択システムは、非表示更新期間中に電荷を受け取り、非表示更新期間中に電荷を第４のレジスタ素子へ転送するように構成された第３のレジスタ素子をさらに備える。第４のレジスタ素子は、第３の表示更新期間中に第３の表示ラインを更新するために第３のゲート電極を選択するように構成される。【選択図】 図８
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Inventors:
Sheperev, Petr
Application Number:
JP2016521418A
Publication Date:
September 23, 2016
Filing Date:
May 22, 2014
Export Citation:
Assignee:
Synaptics Incorporated
International Classes:
G09G3/20; G06F3/041; G06F3/044; G09G3/36
Domestic Patent References:
| JP2013190719A | 2013-09-26 | |||
| JP2006039542A | 2006-02-09 | |||
| JPH07306397A | 1995-11-21 | |||
| JP2013076795A | 2013-04-25 | |||
| JP2010282224A | 2010-12-16 |
Foreign References:
| WO2013047456A1 | 2013-04-04 |
Attorney, Agent or Firm:
Ikeda adult
Junichiro Sakamaki
Masakazu Noda
Kazuhiro Yamaguchi
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