Title:
オーバーサンプリングノイズシェーピング逐次比較型ＡＤＣ
Document Type and Number:
Japanese Patent JP2018501711
Kind Code:
A
Abstract:
変換サイクルの始めに入力信号をサンプルホールドするように構成されたサンプルホールド装置と、その最上位ビットからその最下位ビットまで連続してデジタル出力を蓄積する逐次比較レジスタと、逐次比較レジスタの出力に基づいて信号を出力するデジタルアナログ変換器と、デジタルアナログ変換器の出力をサンプルホールド装置の出力と比較し、その出力を逐次比較レジスタに提供するコンパレータと、変換サイクルの終わりに残差信号を格納するように構成された残差信号格納装置と、を備える逐次比較型アナログデジタル変換器（ＡＤＣ）であって、逐次比較型ＡＤＣは、各々の変換サイクルの開始時に残差信号格納装置からの格納された残差信号をサンプルホールド装置に格納された入力信号に加えるように構成される。ＳＡＲによる各々のＡＤＣの完全な変換の後、デジタル出力のアナログ変換は、この分解能が許可するのと同じくらいに元の入力信号に近づく。しかしながらＳＡＲのデジタル出力の最下位ビットによって表すことができるものを下回る入力信号の残差部分が残っている。通常の動作において、同一の入力に関するＳＡＲの連続する出力は、同一のデジタル出力値及び同一の残差を生じることになる。各々の変換の終わりに残差を格納し、この残差を次の変換の入力信号に加えることによって、残差が経時的に蓄積され、その結果それらが出力デジタル値に影響を与える場合がある。何回かの変換の後、蓄積された残差が加算されてレジスタのＬＳＢによって表される値を超えるようになり、このデジタル値は、変換が入力信号単独に対して行われる場合よりも高いものになるであろう。この方法において、残差信号はいずれ出力値に影響を与えるため、デジタル出力を時間領域において処理することによってこれを考慮に入れることができる。
Inventors:
Durston, Michael Terence
Townsend, Kevin
Sitch, Douglas Robert
Townsend, Kevin
Sitch, Douglas Robert
Application Number:
JP2017529397A
Publication Date:
January 18, 2018
Filing Date:
December 03, 2015
Export Citation:
Assignee:
Atlantic Inertial Systems Limited
International Classes:
H03M1/08; H03M1/12; H03M1/38
Domestic Patent References:
| JP2011066619A | 2011-03-31 | |||
| JPH1155120A | 1999-02-26 | |||
| JP2013542411A | 2013-11-21 | |||
| JP2015211391A | 2015-11-24 |
Other References:
SHAHGHASEMI MOHSEN: "AN ERROR-FEEDBACK NOISE-SHAPING SAR ADC IN 90 NM CMOS", ANALOG INTEGRATED CIRCUITS AND SIGNAL PROCESSING, vol. VOL:81, NR:3, JPN5017010740, 28 October 2014 (2014-10-28), US, pages 805 - 814, ISSN: 0004444099
Attorney, Agent or Firm:
Hiromichi Kobayashi
Tomioka Kiyoshi
Tomioka Kiyoshi