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Title:
集積回路のためのデータ処理エンジンタイルアーキテクチャ
Document Type and Number:
Japanese Patent JP2021520542
Kind Code:
A
Abstract:
集積回路(IC)内のDPEアレイ(105)のための例示的なデータ処理エンジン(DPE)(110)は、コア(202)と、データメモリ(208)およびプログラムメモリ(206)を含むメモリ(204)とを含み、プログラムメモリはコアに結合され、データメモリはコアに結合されるとともに、DPE外にある少なくとも1つの付加的コア(202)への少なくとも1つの接続(316)を含む。DPE(110)はさらに、データメモリに結合されるハードウェア同期回路(218)およびダイレクトメモリアクセス(DMA)回路(220)を含むサポート回路と、DMA回路およびコアに結合されるストリーミング相互接続(210)と、コア、メモリ、およびサポート回路に結合されるメモリマップド相互接続(212)とを含む。

Inventors:
Bilsky, Golan H.K.
No Game No Life, Juan Jota
Ozgul, Barsh
Langer, Jean
Clark, David
Date, Sneher Balchandra
Application Number:
JP2020554087A
Publication Date:
August 19, 2021
Filing Date:
March 22, 2019
Export Citation:
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Assignee:
XILINX INCORPORATED
International Classes:
G06F9/38; G06F13/28; G06F13/362; G06F15/173; G06F15/78; G06F15/80
Domestic Patent References:
JP2015535630A2015-12-14
Foreign References:
US7882307B12011-02-01
WO2013102970A12013-07-11
US20180011711A12018-01-11
US7635987B12009-12-22
US9880966B12018-01-30
US20140289445A12014-09-25
US20120143838A12012-06-07
Other References:
"Quartus II Handbook Version 13.1, Chapter 8. Qsys Interconnect", QUARTUS II HANDBOOK VERSION 13.1, CHAPTER 8. QSYS INTERCONNECT, JPN6023009606, 30 November 2013 (2013-11-30), US, pages 8 - 1, ISSN: 0005012200
Attorney, Agent or Firm:
Fukami patent office