Title:
メモリアクセスタイミング調整装置及びメモリアクセスタイミング調整方法
Document Type and Number:
Japanese Patent JPWO2009096141
Kind Code:
A1
Abstract:
本発明のメモリアクセスタイミング調整装置は、複数の外部メモリ（２）のそれぞれに対し個別に接続され、メモリアクセスにおけるデータの送受信を行う複数の個別メモリインターフェイス（６３２Ａ〜６３２Ｄ）と、特定のパターンデータを発生するパターン発生回路（６３３）と、選択された外部メモリに接続された個別メモリインターフェイスからデータを複数回送受信させると同時に、選択された外部メモリ以外の外部メモリに接続された個別メモリインターフェイスから選択された外部メモリ以外の外部メモリへ特定のパターンデータを送受信させることにより複数の外部メモリ（２）に負荷をかけながらアクセスタイミングを調整するプロセッサ（６０）とを備える。
Inventors:
Toshiyuki Kajimura
Application Number:
JP2009551414A
Publication Date:
May 26, 2011
Filing Date:
January 14, 2009
Export Citation:
Assignee:
Panasonic Corporation
International Classes:
G06F12/00
Domestic Patent References:
| JPH03171347A | 1991-07-24 | |||
| JP2001350668A | 2001-12-21 | |||
| JP2006338130A | 2006-12-14 | |||
| JPH10232818A | 1998-09-02 | |||
| JP2002082830A | 2002-03-22 | |||
| JP2002229846A | 2002-08-16 |
Foreign References:
| US20060106975A1 | 2006-05-18 |
Attorney, Agent or Firm:
Hiromori Arai