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Title:
半導体装置及び半導体装置の製造方法
Document Type and Number:
Japanese Patent JPWO2011111754
Kind Code:
A1
Abstract:
同一の基板上にダイオードとトランジスタとを混在させた半導体装置において、トランジスタのゲート電極による制御と無関係に発生するリーク電流を抑制することができる半導体装置、及び半導体装置の製造方法を提供する。高抵抗Ｎ型基板で形成されたＮ型半導体層中にＰ型ウェル拡散層及びＰ型取り出し電極領域を形成し、電極によりグランド電位に固定する。Ｐ型ウェル拡散層側に広がる空乏層が、埋め込み酸化膜との界面まで到達しないため、Ｐ型ウェル拡散層の表面付近の電位はグランド電位に保たれる。Ｎ型半導体層の裏面及びカソード電極に電源電圧から電圧を印加した場合、Ｐ型半導体層に形成したＭＯＳ型トランジスタの埋め込み酸化膜側のチャネル領域が動作しないため、ゲート電極による制御に無関係なリーク電流の発生を抑制することができる。

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Inventors:
Yasuo Arai
Okihara Masao
Kasai Taiki
Application Number:
JP2012504502A
Publication Date:
June 27, 2013
Filing Date:
March 09, 2011
Export Citation:
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Assignee:
High Energy Accelerator Research Organization
LAPIS Semiconductor Co., Ltd.
International Classes:
H01L21/8234; H01L21/336; H01L27/06; H01L27/08; H01L29/786
Attorney, Agent or Firm:
Atsushi Nakajima
Kato Kazunori
Hiroshi Fukuda



 
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