Title:
半導体装置、及び半導体装置の製造方法
Document Type and Number:
Japanese Patent JPWO2015071983
Kind Code:
A1
Abstract:
リセットゲートを用いてリセットを行うことができる、抵抗が変化する層を有するメモリの構造及び製造方法を提供することを課題とする。第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された金属からなるゲート電極と、前記ゲート電極に接続された金属からなるゲート配線と、前記第１の柱状半導体層上部の周囲に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第２の金属からなる第１のコンタクトと、前記第１のコンタクトの上部と前記第１の柱状半導体層の上部とを接続する第３の金属からなる第２のコンタクトと、前記第１の柱状半導体層の下部に形成された前記第２の拡散層と、前記第２のコンタクト上に柱状の抵抗が変化する層と、前記柱状の抵抗が変化する層を取り囲むリセットゲート絶縁膜と、前記リセットゲート絶縁膜を取り囲むリセットゲートと、を有する。
Inventors:
Fujio Masuoka
Hiroki Nakamura
Hiroki Nakamura
Application Number:
JP2014532163A
Publication Date:
March 09, 2017
Filing Date:
November 13, 2013
Export Citation:
Assignee:
Unisantis Electronics Singapore Pte Ltd.
International Classes:
H01L27/105; H01L45/00
Attorney, Agent or Firm:
Kimura Mitsuru
Takanori Mamoru
Taiji Morikawa
Takanori Mamoru
Taiji Morikawa
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