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Title:
半導体装置及びその製造方法
Document Type and Number:
Japanese Patent JPWO2016175086
Kind Code:
A1
Abstract:
半導体装置は、チャネル領域(31A、31)、高濃度不純物領域およびチャネル領域と高濃度不純物領域との間に位置する低濃度不純物領域(32A、32B)を有する半導体層(3A、3B)と、ゲート絶縁層(5)の上に設けられたゲート電極(7A、7B)と、ゲート電極上に形成された層間絶縁層(11)と、ソース電極(8A、8B)およびドレイン電極(9A、9B)とを有する少なくとも1つの薄膜トランジスタ(100、200)を備え、層間絶縁層およびゲート絶縁層には、半導体層に達するコンタクトホールが設けられており、ソース電極(8A、8B)およびドレイン電極(9A、9B)の少なくとも一方は、コンタクトホール内で高濃度不純物領域と接し、コンタクトホールの側壁において、ゲート絶縁層および層間絶縁層の側面は整合しており、半導体層の上面において、コンタクトホールの縁部と、高濃度不純物領域の縁部とは整合している。

Inventors:
Aichi Guangxi
Application Number:
JP2017515494A
Publication Date:
February 01, 2018
Filing Date:
April 19, 2016
Export Citation:
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Assignee:
Sharp Corporation
International Classes:
H01L21/336; H01L29/786
Domestic Patent References:
JP2005333107A2005-12-02
JPH09232583A1997-09-05
JPH0756189A1995-03-03
JPH07122649A1995-05-12
JPH03184372A1991-08-12
JPH07335891A1995-12-22
JP2011187500A2011-09-22
JP2000216399A2000-08-04
JP2000312007A2000-11-07
JP2007103418A2007-04-19
JP2002175028A2002-06-21
Foreign References:
US20040262610A12004-12-30
Attorney, Agent or Firm:
Seiji Okuda
Osamu Kita
Ryoji Yamashita
Akiko Miyake
Hidetaka Okabe
Yu Tanaka
Murase Nariyasu
Rinko Kita