Die Erfindung betrifft ein Verfahren zum Design von Signalleitungen in einer Mehr-Lagen- Leiterplatte mit an zumindest einer Oberfläche der Mehr-Lagen-Leiterplatte angeordneten Anschlüssen für schnell schaltende integrierte Schaltungen, wie z.B. Multicore- Microprozessoren, High Speed DSPs etc.

Die Erfindung betrifft weiters eine Mehr-Lagen-Leiterplatte mit an zumindest einer Oberfläche der Mehr-Lagen-Leiterplatte angeordneten Anschlüssen für schnell schaltende integrierte Schaltungen.

In modernen elektronischen Geräten werden immer mehr und immer schneller schaltende integrierte Schaltungen, wie z.B. Multicore-Microprozessoren, High Speed DSPs etc. verwendet. Diese integrierten Schaltungen stellen die Hersteller von Leiterplatten, in denen diese Bauteile Verwendung finden, vor zunehmende Probleme. Es hat sich nämlich gezeigt, dass trotz gewissenhafter Anwendung von herkömmlichen Design-Regeln für die Auslegung von Leiterplatten und fehlerfreiem Herstellungsprozess die mit diesen Bauteilen bestückten Leiterplatten oftmals nicht zufriedenstellend funktionieren, wobei die Fehlfunktionen bis hin zum Totalausfall reichen. Grund für diese Fehlfunktionen sind die extrem schnellen Schaltvorgänge in den integrierten Schaltungen, die sich in den Signalleitungen der Leiterplatte durch Signal-Reflexionen und ähnliche Effekte bemerkbar machen.

Es ist daher die Aufgabe der vorliegenden Erfindung, ein Verfahren zum Design von Signalleitungen in einer Mehr-Lagen-Leiterplatte mit an zumindest einer Oberfläche der Mehr-Lagen-Leiterplatte angeordneten Anschlüssen für schnell schaltende integrierte Schaltungen sowie eine entsprechend designte Mehr-Lagen-Leiterplatte bereitzustellen, mit denen die Nachteile herkömmlichen Leiterplatten-Designs überwunden, zumindest aber beträchtlich gemildert werden können.

Diese Aufgabe wird in einem ersten Aspekt der Erfindung durch ein Verfahren zum Design von Signalleitungen in einer Mehr-Lagen-Leiterplatte mit an zumindest einer Oberfläche der Mehr-Lagen-Leiterplatte angeordneten Anschlüssen für schnell schaltende integrierte Schaltungen mit den Merkmalen des Anspruchs 1 gelöst.

In einem zweiten Aspekt der Erfindung wird die eingangs gestellte Aufgabe durch Bereitstellen einer Mehr-Lagen-Leiterplatte mit an zumindest einer Oberfläche der Mehr- Lagen-Leiterplatte angeordneten Anschlüssen für schnell schaltende integrierte Schaltungen mit den Merkmalen des Anspruchs 8 gelöst.

Weiterbildungen und vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen und der nachfolgenden Beschreibung.

Gemäß der Erfindung wird eine Mehr-Lagen-Leiterplatte, die an zumindest einer Oberfläche Anschlüsse für schnell schaltende integrierte Schaltungen aufweist, solcherart designt, dass Signalleitungen von den Anschlüssen für eine erste integrierte Schaltung zu zugeordneten Anschlüssen für eine zweite integrierte Schaltung unter Minimierung der Leitungslängen mittels Durchkontaktierung und gegebenenfalls Leiterbahnführung in dedizierten Signallagen der Mehr-Lagen-Leiterplatte unter Vermeidung von Signallagen-Wechsel geführt werden.

Dabei kann das Leiterplattendesign solcherart ausgelegt werden, dass Anschlüsse für zwei miteinander zu verbindende integrierte Schaltungen direkt einander gegenüberliegend auf den beiden Oberflächen der Mehr-Lagen-Leiterplatte angeordnet sind. In diesem Fall können die Anschlüsse direkt mittels Durchkontaktierungen miteinander verbunden werden. Die Signalleitungen in der Mehr-Lagen-Leiterplatte bestehen dabei im Wesentlichen nur aus den Durchkontaktierungen.

Wo es aus geometrischen Gründen oder aufgrund gewisser Eigenschaften von integrierten Schaltungen (z.B. Gehäuseform, Wärmeabstrahlung, etc.) nicht möglich ist, integrierte Schaltungen direkt mittels Durchkontaktierungen zu verbinden, z.B. weil sich diese integrierten Schaltungen auf derselben Oberfläche (der „Bauteilseite") der Mehr-Lagen- Leiterplatte befinden, oder zwar auf gegenüberliegenden Oberflächen der Mehr-Lagen- Leiterplatte liegen, aber zueinander versetzt angeordnet sind, so erfolgt die Leiterbahnführung in dedizierten Signallagen der Mehr-Lagen-Leiterplatte unter Vermeidung von Signallagen- Wechsel. Das heißt, der Signalpfad führt von einem Anschluss für eine erste integrierte Schaltung über eine Durchkontaktierung in eine dedizierte Signallage der Melir-Lagen-Leiterplatte, wobei die Signalleitung in dieser Signallage auf möglichst kurzem Weg zu einer weiteren Durchkontaktierung geroutet wird, über die der Signalpfad in den Anschluss für eine zweite integrierte Schaltung geführt wird. Wesentlich ist, dass die Signalleitung die Lage, in der sie geführt wird, nicht wechseln darf, da keine Durchkontaktierungen erlaubt sind, außer die direkte Anbindung der Anschlusspins von integrierten Schaltungen. In einer bevorzugten Ausfuhrungsform der Erfindung werden die Anschlüsse für die integrierten Schaltungen direkt an den Durchkontaktierungen (abgekürzt VIA, für Vertical Interconnect Access) angeordnet. Man spricht bei dieser Anordnung von einer „VIA in PAD" Kontaktierung, die den Vorteil kürzester Signalleitungslängen und höchster Anschlussdichte bietet. Alternativ dazu könnte auch eine sogenannte „Dog Bone" Kontaktierung Anwendung finden, bei der die Durchkontaktierungen über kurze Leitungen mit Anschlussflächen (Pads) für die Pins der integrierten Schaltungen verbunden sind. Die VIA in PAD Kontaktierung ist jedoch der Dog Bone Methode vor zu ziehen, da sich bei ersterer eine kleinere Induktivität in den Anschlüssen und kleinere Stichleitungslängen (englisch: stub lengths) ergeben, nämlich die Dicke der Mehr-Lagen-Leiterplatte bei VIA in PAD im Vergleich zur Dicke der Mehr-Lagen-Leiterplatte plus die Distanz zwischen Anschlussfläche und Durchkontaktierung bei der Dog Bone Kontaktierung. Weiters wird bei der VIA in PAD Kontaktierung mehr Platz für Leiterbahnen in den Außenlagen geschaffen.

Bei der Integrierung von Anschlussflächen und Durchkontaktierungen (d.h. VIA in PAD Kontaktierung) liegen die Bohrungen für die Durchkontaktierungen innerhalb der Anschlussflächen (Pads). Das Päd wird nach dem Kontaktieren und Füllen der Bohrung mit Kupfer überzogen und glatt geschliffen. Damit ergibt sich eine durchgehende Kupferfläche über dem Päd, auf die problemlos die Pins von integrierten Schaltungen gelötet werden können. Diese Ausfuhrungsform einer Mehr-Lagen-Leiterplatte eignet sich beispielsweise hervorragend für Ball Grid Arrays (BGA, engl.) bzw. Kugelgitteranordnung, bei denen es sich um eine Gehäuseform für integrierte Schaltungen handelt, bei der die Anschlüsse für SMD-Bestückung kompakt auf der Unterseite des Chips liegen. Die Anschlüsse sind kleine Lötperlen, die die nebeneinander in einem Raster angeordnet sind. Diese Perlen werden beim Löten in einem Lötofen aufgeschmolzen und verbinden sich mit der Kupferfläche. Diese Bauform ermöglicht die Unterbringung einer sehr großen Zahl von Anschlusspins am Gehäuse.

Zur Minimierung von Leitungsrefiexionen sieht die Erfindung auch vor, dass die Signalleitungen als Punkt-zu-Punkt- Verbindungen ausgelegt werden. Diese Designmethode kann als Quellen-terminierte Leiterbahnführung bezeichnet werden. Dabei erfolgt der

Leitungsabschluss einer Signalleitung an der Signalquelle, d.h. den jeweiligen Anschlusspins der integrierten Schaltungen. Von diesem Designprinzip sollte man nur in Ausnahmefällen abweichen. Insbesondere sollte man höchstens dann mehrere Eingänge auf den Signalleitungen erlauben, wenn die Impedanzen der Eingänge möglichst gleich, nicht zu niederohmig oder zu kapazitiv sind. Das in der vorliegenden Erfindung verwirklichte Prinzip der Quellen-terminierten Leiterbahnfuhrung verlangt auch, dass die Stichleitungslängen (englisch: stub lengths) so kurz wie möglich gehalten werden. Bevorzugt sind die Längen von Stichleitungsabschnitten der Signalleitungen auf die Dicke der Mehr-Lagen-Leiterplatte begrenzt. Diese Bedingung ist bei VIA in PAD Kontaktierung erfüllt.

Um die Laufzeitunterschiede von Signalen in Signalleitungen, die einer gemeinsamen funktionalen Gruppe, wie z.B. einem Datenbus oder Adressbus, angehören, zu minimieren, ist es notwendig, die Leitungslängenunterschiede dieser Signalleitungen möglichst gering zu halten. Dies kann gemäß der Erfindung erzielt werden, indem die maximal zugelassenen Leitungslängenunterschiede in Abhängigkeit von der zu übertragenden Frequenz und/oder Flankensteilheit der Signale und/oder den Timingparametern, insbesondere Holdtime, Settime, etc., der zu verwendenden integrierten Schaltungen festgelegt werden. Die Leitungen müssen über die gesamte Länge ohne Impedanzbrüche konstruiert sein.

In einer bevorzugten Ausführungsform der Erfindung wird der maximale Leitungslängenunterschied Ll(diff,max) anhand der folgenden Bedingungen festgelegt:

Ll(diff,max) = t(diff,max) / 70ps

wobei:

t(diff,max) <= t(w) / 2,5

t(w) = t(clk) - t(s) - t(h) - t(r)

t(w) ... Zeitfenster für Gültigkeit der anliegenden Daten t(diff,max) ... max. Signallaufzeitunterschied,

(Signallaufzeit in Kupfer ~ 70 ps/cm) t(clk) ... 1 / Taktfrequenz t(s) ... Settime t(h) ... Holdtime t(r) ... Rise Time = 1 / (5 x Taktfrequenz)

Der Divisor 2,5 in der Formel für den max. Signallaufzeitunterschied t(diff,max) wird erfindungsgemäß als Wert für das Erreichen eines sicheren Zeitfensters (abhängig von Technologie, Temperatureffekten, etc.) angesehen. Je höher die Flankensteilheit der Signale, desto kürzer müssen die Leitungen sein (Reflexionen).

Um eine Verlegung der Signalleitungen in der kürzesten Distanz zwischen zwei integrierten Schaltungen zu erreichen ist bei Verwendung der Mehr-Lagen-Leiterplatte für integrierte Schaltungen mit intern einstellbarer Anschlusspin-Belegung vorgesehen, die Leitungslängen der Signalleitungen durch Festlegen einer wegoptimierten Anschlusspin-Belegung (Pin- Swapping) und Erstellen eines Plans der Anschlusspin-Belegung zur Implementierung in den integrierten Schaltungen zu minimieren.

Die Erfindung wird nun anhand von Ausfuhrungsbeispielen unter Bezugnahme auf die

Zeichnungen näher erläutert. In den Zeichnungen zeigen:

Fig. 1. einen schematischen Querschnitt durch einen Abschnitt einer ersten Ausfuhrungsform einer erfindungsgemäß designten Mehr-Lagen-Leiterplatte;

Fig. 2. einen schematischen Querschnitt durch einen Abschnitt einer ersten Ausführungsform einer erfϊndungsgemäß designten Mehr-Lagen-Leiterplatte;

Fig. 3 eine Draufsicht auf eine VIA in PAD Kontaktierung an einer Mehr-Lagen- Leiterplatte; Fig. 4 eine Draufsicht auf eine Dog Bone Kontaktierung an einer Mehr-Lagen-Leiterplatte; Fig. 5 eine schematische Draufsicht auf eine Signallage einer erfindungsgemäßen Mehr- Lagen-Leiterplatte; und

Fig. 6 eine ausschnittsweise Querschnittsansicht einer Mehr-Lagen-Leiterplatte mit mehreren Signalräumen.

Die Erfindung wird nun unter Bezugnahme auf die in Fig. 1 ausschnittsweise schematisch im Querschnitt dargestellte erste Ausführungsform einer erfindungsgemäß designten Mehr- Lagen-Leiterplatte 1 erklärt. Die Mehr-Lagen-Leiterplatte 1 umfasst an ihren beiden Oberflächen Anschlüsse 2, 3 für zwei schnell schaltende integrierte Schaltungen ICl, IC2, wie z.B. Multicore-Microprozessoren, High Speed DSPs und Speicherbausteine. Die Mehr- Lagen-Leiterplatte 1 ist solcherart ausgebildet, dass Signalleitungen (Doppelpfeil 5) zwischen den Anschlüssen 2 für die erste integrierte Schaltung ICl und den zugeordneten Anschlüssen 3 für die zweite integrierte Schaltung IC2 unter Minimierung der Leitungslängen hergestellt werden, was im vorliegenden Fall die Bildung der Signalleitung ausschließlich mittels Durchkontaktierung 4 bedeutet. Um dies realisieren zu können, sind die Anschlüsse 2, 3 für die beiden miteinander zu verbindenden integrierten Schaltungen ICl ₃ IC2 direkt einander gegenüberliegend auf den beiden Oberflächen der Mehr-Lagen- Leiterplatte 1 angeordnet. Ein grundlegendes Design-Prinzip bei der vorliegenden Mehr- Lagen-Leiterplatte 1 ist, dass für alle Signalleitungen 5 der Rückstrom sauber über eine Massefläche 6 geführt werden muss. Eine Versorgungsspannungsfläche als Rückstromleitung ist nicht erlaubt. Es sei darauf hingewiesen, dass aus Gründen der Übersichtlichkeit in Fig. 1 nur jene elektrisch leitenden Lagen in der Mehr-Lagen- Leiterplatte 1 eingezeichnet wurden, die für die Erklärung der Erfindung von Bedeutung sind. Darüber hinaus umfasst die Mehr-Lagen-Leiterplatte 1 jedoch weitere leitende Lagen, wie z.B. eine oder mehrere Signallagen, getrennte Masseflächen als Signalrückleitung und für die Stromversorgung von Bauteilen, sowie zumindest eine Versorgungsspannungsfläche. Jede leitende Lage der Mehr-Lagen-Leiterplatte 1 ist durch Isolationsschichten 7 (z.B. aus Epoxy-Harz) von benachbarten leitenden Lagen getrennt. Die leitenden Lagen sind bevorzugt aus Kupfer hergestellt, weil es eine hohe elektrische Leitfähigkeit besitzt.

In dieser Ausführungsform der Mehr-Lagen-Leiterplatte 1 sind die Anschlüsse 2, 3 direkt an den Durchkontaktierungen 4 angeordnet. Man spricht bei dieser Anordnung von einer „VIA in PAD" Kontaktierung, die den Vorteil kürzester Signalleitungslängen und höchster

Anschlussdichte bietet. Fig. 3 zeigt in Draufsicht die „VIA in PAD" Kontaktierung für den

Anschluss 2. Bei der VIA in PAD Kontaktierung liegen die Bohrungen 10 für die

Durchkontaktierungen 4 innerhalb der Anschlussflächen 2. Die Anschlussflächen 2 werden nach dem Kontaktieren und Füllen der Bohrung 10 mit einer Kupferschicht 2a überzogen und glatt geschliffen. Damit ergibt sich eine durchgehende Kupferfläche 2a auf der

Anschlussfläche 2, auf die problemlos die Pins 8, 9 der integrierten Schaltungen ICl, IC2 gelötet werden können. Diese Ausführungsform der Mehr-Lagen-Leiterplatte 1 eignet sich beispielsweise hervorragend für integrierte Schaltungen ICl, IC2 mit Ball Grid Arrays als Gehäuseform.

In Fig. 2 ist ein Ausschnitt einer schematisch im Querschnitt dargestellten zweiten Ausführungsform einer erfindungsgemäß designten Mehr-Lagen-Leiterplatte 1 ' gezeigt. Bei dieser Mehr-Lagen-Leiterplatte 1' sind die integrierten Schaltungen ICl ₅ IC2 auf derselben Oberfläche Ia (der „Bauteilseite") der Mehr-Lagen-Leiterplatte 1' angeordnet, so dass es nicht möglich ist, die integrierten Schaltungen ICl, IC2 direkt mittels Durchkontaktierungen 4 zu verbinden. In diesem Fall erfolgt die Leiterbahnführung in einer dedizierten Signallage 11 der Mehr-Lagen-Leiterplatte 1 ' unter Vermeidung von Signallagen- Wechsel. Das heißt, die Signalleitung (Doppelpfeil 12) verläuft vom Anschlusspin 8 der integrierten Schaltung ICl zum Anschluss 2', dann weiter über eine Durchkontaktierung 4 in die dedizierte Signallage 11, wobei die Signalleitung 12 in dieser Signallage 11 auf möglichst kurzem Weg zu einer weiteren Durchkontaktierung 4' geroutet und von der Durchkontaktierung 4' in den Anschluss 3' und den Anschlusspin 9 der zweiten integrierten Schaltung IC2 geführt wird. Wesentlich ist, dass die Signalleitung 12 die Signallage 11, in der sie geführt wird, nicht wechseln darf, da zwischen Signallagen keine Durchkontaktierungen erlaubt sind. Die einzigen erlaubten Durchkontaktierungen 4, 4' sind jene für die direkte Anbindung der Anschlusspins 8, 9 der integrierten Schaltungen ICl, IC2. Auch in dieser zweiten Ausfuhrungsform der Mehr-Lagen-Leiterplatte 1 ' sind Anschlüsse 2 mittels „VIA in PAD" Kontaktierung direkt an den Durchkontaktierungen 4 angeordnet. Lediglich zur Anschauung und in der Praxis nicht bevorzugt, sind die Anschlüsse 3' jedoch als Dog Bone Kontaktierungen ausgebildet, siehe auch Fig. 4. Bei dieser Dog Bone Kontaktierung sind die Durchkontaktierungen 4' über kurze Leitungen 13 mit den Anschlussflächen 3' für die Pins 9 der integrierten Schaltung IC2 verbunden.

Ebenfalls aus Anschauungsgründen ist in der Mehr-Lagen-Leiterplatte 1' von Fig. 2 eine Massefläche 6, die mit der Signallage 11 einen sogenannten „Signalraum" bildet, eingezeichnet. Es existieren natürlich auch noch weitere Signallagen, Masselagen und Versorgungsspannungslagen, die aus Gründen der Übersichtlichkeit jedoch weggelassen wurden.

Zur Minimierung von Leitungsreflexionen sind die Signalleitungen 12 als Punkt-zu-Punkt- Verbindungen zwischen den integrierten Schaltungen ICl, IC2 ausgelegt.

Es sei weiters darauf hingewiesen, dass die in die untere Oberfläche Ib (die „Lötseite") mündenden Durchkontaktierungen 4, 4' frei bleiben, das heißt, nicht mit Anschlusspins anderer elektronischer Bauteile verbunden werden. Die über die Signallage 11 hinausragenden Abschnitte 4a, 4a' der Durchkontaktierungen 4, 4' bilden somit an sich unerwünschte Stichleitungen (englisch: stubs) mit einer Stichleitungslänge s. Die Stichleitungslänge s ist in dieser Ausführungsform der Mehr-Lagen-Leiterplatte 1' jedoch kürzer als die Leiterplattendicke d und somit in einem Längenbereich, der für das Funktionieren der Mehr-Lagen-Leiterplatte 1' ungefährlich ist. Prinzipiell sollten jedoch stubs so weit wie möglich vermieden werden, und wo sie unerlässlich sind, möglichst kurz gehalten werden.

Um die Laufzeitunterschiede von Signalen in Signalleitungen 11, 14, die einer gemeinsamen funktionalen Gruppe 15, 16, wie z.B. einem Datenbus oder Adressbus, angehören, zu minimieren, ist es notwendig, die Leitungslängenunterschiede dieser Signalleitungen 11, 14 möglichst gering zu halten. Dies ist in Fig. 5 in einer schematischen Draufsicht auf eine Signallage einer erfmdungsgemäßen Mehr-Lagen-Leiterplatte 1" dargestellt, die mit drei integrierten Schaltungen ICl, IC2, IC3 bestückt ist. Die maximal zugelassenen Leitungslängenunterschiede hängen von der zu übertragenden Frequenz und/oder Flankensteilheit der Signale und/oder den Timingparametern, insbesondere Holdtime, Settime, etc., der verwendeten integrierten Schaltungen ICl ₅ IC2, IC3 ab. Die Leitungen 11, 14 müssen über die gesamte Länge ohne Impedanzbrüche konstruiert sein. Bevorzugt wird der maximale Leitungslängenunterschied Ll(diff,max) der Signalleitungen 11, 14 anhand der oben angegebenen Formel für Ll(diff,max) festgelegt.

Um eine Verlegung der Signalleitungen 11, 14 in der kürzesten Distanz zwischen zwei integrierten Schaltungen ICl zu IC2 bzw. ICl zu IC3 zu erreichen, werden integrierte

Schaltungen IC2, IC3 verwendet, die mit intern einstellbarer Anschlusspin-Belegung ausgestattet sind. Die Anschlusspin-Belegung wird dabei mittels „Pin-Swapping" so vorgenommen, dass die Leitungslängen der Signalleitungen 11, 14 wegoptimiert werden.

Gleichzeitig wird ein Plan der Anschlusspin-Belegung der integrierten Schaltungen IC2, IC3 erstellt, mit dessen Hilfe die festgelegte Anschlusspin-Belegung in den integrierten

Schaltungen IC2, IC3 implementiert wird.

Wie bereits erwähnt und in Fig. 6 schematisch anhand einer ausschnittsweisen Querschnittsansicht dargestellt, müssen bei den erfmdungsgemäßen Mehr-Lagen- Leiterplatten 1 '" für alle Signalleitungen 11, 11 ', 11 ", 11 '" die Rückströme sauber über Masseflächen 6, 6' geführt werden, wobei Versorgungsspannungsflächen als Rückstromleitungen nicht erlaubt sind. Das bedeutet, dass jede Signallage 11, 11 ', 11 ", 11'" eine ihr gegenüberliegende Massefläche 6, 6' benötigt, wobei jeweils eine Einheit aus Signallage, Massefläche und dazwischen angeordneter Isolationsschicht 7 einen Signalraum 17, 17', 17", 17'" bildet. Im vorliegenden Ausfuhrungsbeispiel gibt es somit vier Signalräume. Es sei darauf hingewiesen, dass zwei Signallagen 11, 11' bzw. 11", 11'" sich jeweils eine dazwischenliegende Massefläche 6 bzw. 6' als gemeinsame Rückstromleitung teilen können.