Title:
ＣＭＯＳ適合グラフェン構造、インターコネクト及びその製造方法
Document Type and Number:
Japanese Patent JP2023553271
Kind Code:
A
Abstract:
ＭＬＧ（多層グラフェン）デバイス層構造は、ビアを用いて接続されている。この構造は、誘電体層の上にＭ１ ＭＬＧインターコネクトデバイス層を含む。層間誘電体がＭ１ ＭＬＧインターコネクトデバイス層を絶縁する。Ｍ２ ＭＬＧインターコネクトデバイス層は、層間誘電体の上にある。金属ビアは、Ｍ２ ＭＬＧインターコネクトデバイス層、層間誘電体、及びＭ１ ＭＬＧインターコネクトデバイス層を貫通し、Ｍ１ ＭＬＧ層とＭ２ ＭＬＧ層の両方の厚さにわたってエッジコンタクトする。固相グラフェン前駆体から触媒層を通じて炭素を拡散させ、拡散温度で機械的圧力を加えて誘電体又は金属層上にＭＬＧを堆積させ、ＭＬＧ層を形成する方法。【選択図】図２Ｃ
Inventors:
Banerjee, Kaustab
Jian, Junkai
Agasiwala, Kunjesh
Jian, Junkai
Agasiwala, Kunjesh
Application Number:
JP2023529992A
Publication Date:
December 21, 2023
Filing Date:
December 01, 2021
Export Citation:
Assignee:
The Regents of the University of California
International Classes:
H01L21/768; C01B32/184; C23C28/00; C23F1/00; H01L21/3205
Attorney, Agent or Firm:
Mitsuru Kimura
Yasushi Morikawa
Kei Sakurada
Yasushi Morikawa
Kei Sakurada