Title:
CACHE COHERENCE DEVICE
Document Type and Number:
Japanese Patent JP3872118
Kind Code:
B2
Abstract:
PURPOSE: To improve process performance by efficiently obtaining cache coherence between caches of plural processors incorporated in plural processor modules and local storage divided and arranged in main storages of the respective modules.
CONSTITUTION: The processors 16 with caches 18 provided on plural processor modules 10 are connected to one another through an internal snoop bus (1st common bus) 22 and also connected to a local storage part 28 where a main storage is arranged. A main storage side of the main processor module 10 is connected through a system bus (2nd common bus) 12. This two-hierarchy common bus constitution separates bus operation of cache coherence in the processor modules 10 and bus operation of cache coherence between the processor modules 10.
Inventors:
Kawabe book chapter
Naohiro Shibata
Toshiyuki Muta
Takayuki Shimamura
Hirohide Sugawara
Junji Nishioka
Takashi Sasaki
Satoshi Shinohara
Nakayama Yozo
Jun Sakurai
Hiroaki Ishibata
Takeshi Horie
Toshiyuki Shimizu
Naohiro Shibata
Toshiyuki Muta
Takayuki Shimamura
Hirohide Sugawara
Junji Nishioka
Takashi Sasaki
Satoshi Shinohara
Nakayama Yozo
Jun Sakurai
Hiroaki Ishibata
Takeshi Horie
Toshiyuki Shimizu
Application Number:
JP25052795A
Publication Date:
January 24, 2007
Filing Date:
September 28, 1995
Export Citation:
Assignee:
富士通株式会社
株式会社PFU
株式会社PFU
International Classes:
G06F12/08; G06F15/17; (IPC1-7): G06F12/08
Domestic Patent References:
| JP5100952A | ||||
| JP6259384A | ||||
| JP8297642A | ||||
| JP7200403A | ||||
| JP7121493A | ||||
| JP6274461A | ||||
| JP6243035A | ||||
| JP6110844A | ||||
| JP5334261A | ||||
| JP5127998A | ||||
| JP5108578A | ||||
| JP4357541A | ||||
| JP4302044A | ||||
| JP3214337A | ||||
| JP2090259A |
Other References:
Daniel Lenoski、外7名,共有メモリ型超並列マシンDash,プロトタイプが完成(上),日経エレクトロニクス,日本,日経BP社,1992年 8月17日,第561号,Pages:147-161
Daniel Lenoski、外7名,共有メモリ型超並列マシンDash,プロトタイプが完成(下),日経エレクトロニクス,日本,日経BP社,1992年 8月31日,第562号,Pages:171-188
三吉貴史、外4名,疑似フルマップディレクトリキャッシュの実装方式,情報処理学会研究報告,日本,社団法人情報処理学会,1994年 7月23日,第94巻,第66号,(94-ARC-107),Pages:217-224
小椋里、外3名,マルチプロトコルをサポートしたキャッシュシステムの実装と評価,電子情報通信学会技術研究報告,日本,社団法人電子情報通信学会,1993年11月16日,第93巻,第320号,(CPSY93-35~44),Pages:33-40
岡田勝行、外3名,スプリット転送形システムバスの特性評価,電子情報通信学会技術研究報告,日本,社団法人電子情報通信学会,1990年 4月20日,第90巻,第11号,(CPSY90-1~4),Pages:25-32
佐藤充、外4名,シミュレーションを用いた疑似フルマップ方式の定量的評価,情報処理学会研究報告,日本,社団法人情報処理学会,1994年 7月23日,第94巻,第66号,(94-ARC-107),Pages:201-208
寺澤卓也、外2名,マルチプロセッサの記憶システム(2),情報処理,日本,社団法人情報処理学会,1993年 2月15日,第34巻,第2号,Pages:233-243
Anoop Gupta et. al.,Reducing Memory and Traffic Requirements for Scalable Directory-Based Cache Coherence Schemes,Proceedings of International Conference on Parallel Processing 1990,1990年
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Attorney, Agent or Firm:
Susumu Takeuchi
Saichiro Miyauchi
Saichiro Miyauchi