正規化関数のためのデジタル回路機構

Japanese Patent JP2024506441

A

本開示は、２の冪乗を入力値で冪乗したものの値を生成するデジタル回路を含む。例えば、デジタル回路は、入力値の入力仮数を表現する第１のデジタルビットと、入力値の入力指数を表現する第２のデジタルビットとを受け取る組み合わせ論理を含み得る。組み合わせ論理は、入力値が正であるとき及び負であるとき並びに入力指数が第１の値を上回るとき及び下回るときの、２の冪乗を入力値で冪乗したものの近似値に対応する複数の出力仮数及び複数の出力指数を生成する。選択回路は、出力仮数及び出力指数を受け取るように構成される。選択回路は、出力仮数の１つと、１つの出力指数とを選択するために、入力値の入力指数及び入力符号ビットに結合された選択制御入力を含む。

Hofler, Thorsten
Heddes, Mateus See

JP2023533995A

February 14, 2024

January 18, 2022

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G06F7/552; G06F7/62; G06G7/60

Yoshiyuki Inaba
Toshifumi Onuki
Akihiko Eguchi
Kazuhiko Naito
Toyotaka Abe

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