Title:
ＦｉｎＦＥＴ構造を形成する方法
Document Type and Number:
Japanese Patent JP2024515667
Kind Code:
A
Abstract:
ＦＥＴ半導体構造の製造方法が、少なくとも１つのＦＥＴの少なくとも１つのソース／ドレインコンタクトを備える基板を提供することを含み、少なくとも１つのソース／ドレインコンタクトは、少なくとも１つのＦＥＴのダミーゲートに隣接して形成される。少なくとも１つのソース／ドレインコンタクトとダミーゲートとの間のゲートスペーサの垂直側壁に対して、Ｃ５４構造を有するＴｉＳｉ２膜が、少なくとも１つのソース／ドレインコンタクト上に直接、且つ少なくとも１つのソース／ドレインコンタクトを完全に覆うように、選択的に堆積される。ダミーゲートは置換金属ゲートに置換される。
Inventors:
Han, Yun
Ranjan, Arok
Wenzek, Peter
Mets, Andrew
Hiroaki Niimi
Ranjan, Arok
Wenzek, Peter
Mets, Andrew
Hiroaki Niimi
Application Number:
JP2023563923A
Publication Date:
April 10, 2024
Filing Date:
April 19, 2022
Export Citation:
Assignee:
東京エレクトロン株式会社
International Classes:
H01L21/336; H01L21/28; H01L21/285; H01L29/417
Attorney, Agent or Firm:
Tadashige Ito
Tadahiko Ito
Tadahiko Ito