Title:
３Ｄ−ＩＣ及び構成可能ＡＳＩＣのためのナノ加工技術及び設計技術
Document Type and Number:
Japanese Patent JP2021536678
Kind Code:
A
Abstract:
本技術の各種の実施形態は、ナノ精密ピックアンドプレースアセンブリによって可能にされる、超高密度ヘテロジニアス・インテグレーションを提供する。例えば、いくつかの実施形態は、プレハブブロック（ＰＦＢ）を用いたモジュールアセンブリ技術の統合を提供する。これらのＰＦＢは、一又は複数のソースウエハ上に生成できる。次に、ピックアンドプレース技術を用いて、ＰＦＢを目的地のウエハ上に選択的に配置でき、それによって、ナノスケール整列３Ｄ積層集積回路（Ｎ３ＳＩ）及びマイクロスケールモジュラーアセンブルＡＳＩＣ（Ｍ２Ａ２）を効率的に作ることができる。いくつかの実施形態は、ピックアンドプレースアセンブリを用いて、２６×３３ｍｍの標準的なフォトリソグラフィ照射野サイズよりも任意に大きい半導体デバイスを構築するためのシステム及び技術を含む。【選択図】図１
Inventors:
Slini Vassan, Citrgatavui.
Ajay, Pallas
Sayal
Mcdermot, mark
Kurkarni, Jay Deep
Ajay, Pallas
Sayal
Mcdermot, mark
Kurkarni, Jay Deep
Application Number:
JP2021512602A
Publication Date:
December 27, 2021
Filing Date:
September 06, 2019
Export Citation:
Assignee:
BOARD OF REGENTS,THE UNIVERSITY OF TEXAS SYSTEM
International Classes:
H01L25/065; G06F30/39; H01L21/02; H01L25/00; H01L25/07; H01L25/18
Attorney, Agent or Firm:
Tatsuo Egami
Satoshi Nakamura
Satoshi Nakamura