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Title:
半導体装置
Document Type and Number:
Japanese Patent JP5851570
Kind Code:
B1
Abstract:
【課題】イジングモデルの基底状態探索における局所最適解の回避手段を、装置の低コスト化および大規模化が容易な半導体装置で実現する。【解決手段】半導体装置を、行列状に配置された複数のメモリセルが、所定の個数のメモリセルのまとまりをスピンユニット単位に纏められ、該スピンユニットの複数個が隣接関係をそれぞれ持って配置されたスピンアレイと、前記メモリセルの各行に対応して設けられたワード線と、前記メモリセルの各列に対応して設けられたビット線対と、ワード線の多重度指定信号の入力に従いワードアドレスを多重化して、複数のワード線を同時にアクティベートするマルチワードデコーダと、各ビット線対に接続された列方向に配列された前記メモリセルのうち、前記複数のワード線によってアクティベートされた複数のメモリセルを、同時に書込み動作、または読出し動作をするビット線ドライバとを備えて構成する。【選択図】図１

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Inventors:
Yoshimura Chihiro
Masanao Yamaoka
Application Number:
JP2014176534A
Publication Date:
February 03, 2016
Filing Date:
August 29, 2014
Export Citation:
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Assignee:
株式会社日立製作所
International Classes:
G11C11/412; G06F17/10
Domestic Patent References:
JP2011524026A2011-08-25
JP2000137007A2000-05-16
JP2012043517A2012-03-01
JP2012073954A2012-04-12
JP2015026408A2015-02-05
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JP2012043517A2012-03-01
JPH03104086A1991-05-01
Foreign References:
WO2012118064A12012-09-07
WO2012118064A12012-09-07
Attorney, Agent or Firm:
Aoritsu patent business corporation



 
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