Title:
ストレージシステム、及び、記憶制御方法
Document Type and Number:
Japanese Patent JPWO2016181562
Kind Code:
A1
Abstract:
ストレージシステムにおいて、第１のホストインタフェースから第１のキャッシュメモリに対するレイテンシが、第１のホストインタフェースから第２のキャッシュメモリに対するレイテンシよりも小さく、第２のホストインタフェースから第２のキャッシュメモリに対するレイテンシが、第２のホストインタフェースから第１のキャッシュメモリに対するレイテンシよりも小さい。第１のプロセッサと対応付けられており第１のプロセッサにより処理されるＩ／Ｏ要求に関するデータが第１のプロセッサにより一時的に格納される第１の区画と、第２のプロセッサと対応付けられており第２のプロセッサにより処理されるＩ／Ｏ要求に関するデータが第２のプロセッサにより一時的に格納される第２の区画とを有する。プロセッサは、第１のキャッシュメモリの第１の区画のサイズと、第２のキャッシュメモリの第１の区画のサイズとを独立に制御し、第１のキャッシュメモリの第２の区画のサイズと、第２のキャッシュメモリの第２の区画のサイズとを独立に制御する。
Inventors:
Ryosuke Tatsumi
Shintaro Ito
Agetsuma Kunikuni
Shintaro Ito
Agetsuma Kunikuni
Application Number:
JP2017517576A
Publication Date:
November 24, 2017
Filing Date:
May 14, 2015
Export Citation:
Assignee:
株式会社日立製作所
International Classes:
G06F3/06; G06F13/10; G06F13/12; G06F13/38
Domestic Patent References:
| JPH09146842A | 1997-06-06 | |||
| JP2004139349A | 2004-05-13 | |||
| JP2012533781A | 2012-12-27 | |||
| JP2006221513A | 2006-08-24 |
Foreign References:
| US20040078518A1 | 2004-04-22 | |||
| US20110191547A1 | 2011-08-04 | |||
| US20060184565A1 | 2006-08-17 |
Attorney, Agent or Firm:
Wilfort International Patent Office