CONCURRENTE DEL OFFSET EN COMPARADORES EN

CONVERTIDORES ANALÓGICO-DIGITALES (ADCs)

D E S C R I P C I Ó N

OBJETO DE LA INVENCIÓN

El objeto de Ia presente invención es un procedimiento para Ia calibración del offset de comparadores en convertidores analógico-digitales (ADCs). La invención es completamente general y puede aplicarse a una arquitectura genérica de comparador La técnica que implementa permite ajustar mediante un control digital de bajo coste Ia tensión umbral efectiva o transición de los comparadores sin afectar al camino natural de señal, y por tanto, sin interrupción de Ia conversión A/D de Ia entrada analógica. Su aplicación a una topología de conversión directa (conocida como ADC de tipo flash) permite Ia calibración concurrente de Ia no-linealidad debido a dicho offset. La invención puede aplicarse sin restricción a otras topologías de conversión A/D que utilizan el convertidor flash como elemento constitutivo. Entre estas arquitecturas se incluyen las topologías sigma-delta, subranging, de interpolación, de aproximaciones sucesivas, interleaved, así como multi-etapa (también conocida como Pipeline).

ANTECEDENTES DE LA INVENCIÓN

En un convertidor analógico-digital, denotado como convertidor A/D o simplemente ADC (Analog to Digital Converter, según sus siglas en inglés), Ia cuantificación de Ia señal de entrada en aplicaciones de alta velocidad se realiza mediante comparadores regenerativos de tipo latch. Gracias a Ia realimentación positiva se minimiza el tiempo de decisión para un consumo específico de potencia y área, y por tanto, se puede aumentar Ia frecuencia de conversión. Desafortunadamente, esta arquitectura es bastante sensible al proceso tecnológico, condiciones ambientales, así como al desapareamiento entre transistores y diferencias de cargas (véase Ia publicación J. He, S, Zhan, D. Chen, y R. Geiger, "A simple and accurate method to predict offset voltage in dynamic comparators," Proc. of IEEE ínter. Symp. on Cir. and Systems, ISCAS, pp.1934- 1937, May 2008), presentando offsets aleatorios (desviaciones de los umbrales de comparación respecto a Ia situación ideal) que pueden llegar a alcanzar los 30OmV en los procesos CMOS actuales. La gran variabilidad de los comparadores basados en un único latch (conocidos como stand-alone latch) limita su aplicación a convertidores de muy baja precisión, con resoluciones típicas de 1-2 bits.

El problema del offset en los comparadores se ha tratado de reducir tradicionalmente, e independientemente de Ia arquitectura de ADC considerada, mediante el empleo de técnicas en el dominio analógico. En Ia publicación, M. Bruccoleri y P. Cusinato, "Offset reduction technique for use with high speed CMOS comparators," IEE Electronics Letters, vol.32, no.13, pp.1193-1194, Jun 1996, se introdujo un comparador de tipo stand-alone latch con múltiples realimentaciones para Ia reducción del offset. La principal desventaja de este método, al margen de Ia complejidad, es que provoca un aumento de Ia carga en los nudos internos que obviamente se traslada a una degradación de las prestaciones dinámicas. Otra posibilidad comúnmente considerada en Ia bibliografía, es el uso de un preamplificador a Ia entrada del latch, con o sin fase de cancelación del offset propio (véase B. Razavi, "Design of Analog CMOS Integrated Circuits," McGraw-Hill, 2000). Aunque este bloque adicional atenúa Ia contribución al offset total del latch por su ganancia, introduce un aumento no despreciable en el consumo total de potencia, al mismo tiempo que incrementa el tiempo de decisión reduciendo Ia frecuencia máxima de operación.

Una alternativa para solventar las limitaciones de las técnicas anteriores en aplicaciones de baja potencia y alta velocidad es Ia calibración. Como se detalla a continuación, estos métodos pueden clasificarse en dos grupos dependiendo de si Ia compensación del offset en los comparadores afecta o no al camino natural de Ia señal analógica de entrada. En el primer grupo (técnicas de calibración con fase de medida no- concurrente) se incluyen todos aquellos procedimientos que rompen el camino de entrada para inyectar un estimulo de calibración. Por Ia naturaleza no-concurrente del proceso de medida, estas técnicas requieren en general Ia interrupción de Ia conversión A/D de Ia entrada, por Io que los errores debidos al envejecimiento de los componentes o cambios ambientales (temperatura, polarización, etc.) únicamente pueden ser calibrados en los periodos de inactividad del ADC.

En aquellos sistemas que operan de forma continua, y por tanto no disponen de periodos de inactividad, se utilizan recursos adicionales de hardware y/o procesamiento especial de señal que permitan realizar el proceso de medida no-concurrente sin afectar a Ia conversión A/D. En Ia publicación, I. R. Nadi, R. Baird, M. M. Kostelnik y M. Wesley, "Multi-bank flash ADC array with uninterrupted operation during offset calibration and auto-zero", U.S. Pat. No. 6,459,394, Oct. 2002, este proceso de calibración, de aquí en adelante llamado "concurrente- virtual", se lleva a cabo mediante el empleo de hardware redundante. Se incluyen comparadores adicionales que permiten mantener Ia conversión A/D de Ia entrada mientras se realiza Ia caracterización del offset en los dispositivos seleccionados. Una vez concluida Ia fase de medida Ia función de los comparadores se intercambia y comienza un nuevo ciclo de calibración. La principal desventaja de esta aproximación, al margen de los espúreos provocados por el intercambio periódico de los comparadores, es el coste adicional en hardware y potencia debido al hardware redundante.

En las publicaciones, R. Croman, M. Goldenberg, J. P. Hein, "Method and Circuit for Calibration of Flash Analog to Digital Converters", U.S. Pat. No. 5,990,814, Mar. 1999 y M. M. Kostelnik, R. Croman, M. Goldenberg, "Offset Calibration of Flash ADC Array", U.S. Pat. No. 6,084,538, JuI. 2000, se introdujo una técnica alternativa para Ia lograr Ia calibración concurrente-virtual. En este método se evita Ia duplicación de hardware, eliminando ocasionalmente una muestra de Ia señal de entrada, para sustituirla por un estímulo en DC que permita la compensación del offset. Para recuperar Ia información perdida durante el ciclo de calibración, Ia lógica digital realiza una interpolación de Ia muestra omitida reconfigurando los comparadores restantes. Al margen de Ia complejidad de Ia lógica resultante, Ia gran sensibilidad a Ia frecuencia de interpolación y Ia efectividad limitada para señales de alta frecuencia, esta técnica requiere un refresco periódico de las medidas de calibración ya que el valor del offset se almacena, siguiendo un método similar al introducido en B. Razavi, "Design of Analog CMOS Integrated Circuits," McGraw-Hill, 2000, de forma analógica en un condensador. En B. Jonsson, C. Jansson, "Comparator offset calibration for A/D converters", U.S. Pat. No. 7,075,465, Oct. 2005, se presentó un método de calibración no-concurrente que solventaba el problema de almacenamiento realizando una medida digital del offset. Durante Ia fase de medida de esta técnica, se interrumpe Ia conversión de entrada para inyectar un estímulo en DC, al mismo tiempo que se realiza un barrido en rampa de un código digital de calibración. Este código modifica mediante un convertidor digital-analógico adicional (los autores sugieren una realización capacitiva del mismo) Ia tensión umbral efectiva del comparador. El valor óptimo para Ia cancelación del offset se selecciona monitorizando independientemente Ia salida digital de cada comparador. De forma similar a los casos anteriores, para alcanzar un proceso de calibración concurrente (en modo virtual), esta técnica va a necesitar, bien incluir hardware adicional, con el consiguiente consumo de potencia y área, o bien omitir una de las muestras de entrada para incluir los estímulos de calibración (con Ia consiguiente degradación de las prestaciones debido a Ia interpolación).

El segundo grupo de técnicas de calibración existentes en Ia bibliografía, denominadas en contraposición al caso anterior "técnicas de calibración concurrente-real", realizan una corrección del offset en los comparadores sin afectar al camino natural de señal analógica de entrada, y por tanto, sin interrumpir Ia conversión A/D (fase de medida concurrente a Ia operación natural del comparador). Esta nueva aproximación hace uso de procedimientos digitales adaptativos de bajo coste para realizar una estimación indirecta de los códigos de calibración, sin necesidad de duplicación de dispositivos y evitando los problemas asociados a Ia lógica de interpolación. En Ia publicación, Z. Gu, W. M. Snelgrove, "A novel self-calibrating scheme for video-rate 2-step flash analog-to-digital converter," IEEE International Symposium on Circuits and Systems, ISCAS, vol.2, pp.601-604, May 1992, se propuso una técnica adaptativa para Ia calibración del offset en comparadores. Este método, basado en las propiedades estadísticas del sistema, modifica digitalmente las tensiones umbrales de los comparadores suponiendo una distribución uniforme de Ia señal de entrada. El gran inconveniente de este método es, como ya los autores reconocieron, que no opera correctamente cuando Ia distribución de entrada se aleja del caso nominal uniforme. Así en una situación genérica con una distribución arbitraria, como puede ser una señal de entrada sinusoidal o una entrada con distribución gausiana, el proceso de adaptación puede llevar a un offset y no-linealidad superior al estado de partida sin calibrar.

La dependencia del procedimiento de calibración en el estímulo particular de entrada se puede reducir mediante Ia inyección de una secuencia digital pseudoaleatoria en el sistema y su posterior correlación. Esta idea, originalmente desarrollada para convertidores A/D de tipo Pipeline, se ha aplicado recientemente a Ia calibración del offset en comparadores (véase C. C. Huang, J. T. Wu, "Background comparator offset calibration technique for flash analog-to- digital converters", U.S. Pat. No. 7,064,693, Jun. 2006). En este método se realiza, de forma similar al sistema compensación del offset global en ADCs propuesto en S. M. Jamal, Daihong Fu, N.C.-J. Chang, P. J. Hurst y S. H. Lewis, "A 10-b 120-msample/s time-interleaved analog-to-digital converter with digital background calibration," IEEE J. of Solid-State Circuits, vol.37, Dec. 2002, pp. 1618-1627, una modulación del offset del sistema conmutando las entradas del comparador. Mediante este procedimiento, conocido como chopper, se puede obtener una estimación digital del código de calibración necesario analizando para cada comparador de forma independiente Ia distribución del bit de salida para los dos posibles valores de Ia secuencia moduladora. La mayor desventaja de esta técnica es que, al tratarse de un método basado en correlación, requiere un tiempo de convergencia bastante elevado. Este tiempo se ve incrementado notablemente al realizar Ia calibración de forma independiente para cada comparador, sin tener en cuenta Ia información del ADC completo, ya que el error de cuantización en esta situación está fuertemente correlado con Ia entrada.

DESCRIPCIÓN DE LA INVENCIÓN

Un primer aspecto de Ia presente invención describe un procedimiento adaptativo para Ia calibración digital concurrente del offset en los comparadores de un ADC de tipo flash (en Io que sigue denotado como, ADCUC, Analog to Digital Converter Under Calibration, de acuerdo con sus siglas en inglés). Teniendo en cuenta Ia desviación existente respecto a Ia situación nominal para un convertidor ideal, dicho procedimiento permite ajustar mediante un control digital de bajo coste el umbral efectivo o transición de los comparadores cancelando el error existente sin afectar al camino natural de señal, y por tanto, sin interrupción de Ia conversión A/D de Ia entrada analógica. Se trata por tanto, atendiendo a Ia nomenclatura introducida en Ia sección de revisión bibliográfica, de una implementación de calibración concurrente-real. Obviamente, Ia aplicación de dicho procedimiento en modo no concurrente, aunque menos interesante, es también una solución válida.

El procedimiento adaptativo propuesto evita los inconvenientes de las técnicas de calibración concurrente existentes, eliminado Ia necesidad de hardware redundante, suprimiendo los problemas asociados a Ia lógica de interpolación, y garantizando una velocidad de convergencia elevada frente a las técnicas basadas en correlación con números pseudoaleatorios, todo ello con unas modificaciones insignificantes en Ia topología estándar del ADCUC. Como resultado, se van a poder relajar las especificaciones de precisión en el diseño de los comparadores, permitiendo así, un diseño optimizado en términos de potencia y velocidad. Aunque Ia invención es completamente general y puede aplicarse a una topología genérica de comparador con o sin preamplificador, su aplicación directa a comparadores de tipo stand-alone latch en procesos CMOS va a permitir: a) un incremento notable en Ia precisión por encima del límite tecnológico, b) Ia corrección de derivas debido a cambios en el proceso y condiciones ambientales, c) el uso de transistores con dimensiones mínimas (con las consiguientes ventajas en consumo de potencia, velocidad, ruido de kick-back, etc.), así como, d) Ia generación interna de las referencias de comparación sin red resistiva, relajando así los requerimientos del circuito de polarización.

A continuación se introducen los términos y notaciones empleadas en el presente documento. Como su propio nombre indica, un convertidor analógico- digital es un sistema que traslada el valor analógico de una cierta señal x a una representación digital. El código de salida resultante c se codifica, como se muestra en Ia Fig.1 , mediante una palabra digital de r-bits, c <≡ [ 0, M], donde r es Ia resolución del convertidor y el parámetro M define el código máximo dado usualmente por 2 ^M .

Cada uno de los M+λ códigos identifica un zona particular dentro del rango de entrada (Full-Scale Range, FSR, según sus siglas en inglés) del ADC (FSR = 2R). De hecho, el intervalo de Ia entrada analógica (x) correspondiente al y ^' -ésimo nivel digital, dónde/ es un número entero que barre todos los códigos posibles desde 1 hasta M-λ , viene dado por,

cuando c =/ e [ 1, Λ// -1 ] => x e [ fy, fy+i ] (1 )

donde t¡ define el valor analógico correspondiente a Ia transición de código para el cual Ia salida cambia del código/ al código/+1.

En un ADC ideal, Ia diferencia entre dos transiciones consecutivas, también denominada umbrales, es una constante, q = t¡^-t¡ , llamada cuanto del convertidor o bit menos significativo (Least Significant Bit, LSB, de sus siglas en inglés) que define Ia mínima resolución discriminada en el proceso del cuantización de Ia entrada analógica (x). El valor del cuanto ideal q puede evaluarse en función de Ia resolución r y referencia R del convertidor como q = 2R/2 ^r . En Ia práctica, los efectos de segundo orden en el sistema, como el desapareamiento aleatorio entre componentes, los errores de ganancia y offset, así como, las variaciones dependientes de cambios en Ia temperatura y polarización, introducen una desviación respecto al comportamiento nominal que puede degradar las prestaciones del ADC. El impacto de estos errores en el comportamiento estático se caracteriza clásicamente mediante Ia INL (véase el estándar de Ia IEEE, "IEEE standard for terminology and test methods for analog-to-digital converters," IEEE Std 1241-2000, 2001 ). Como se muestra en Ia Fig.2, este parámetro se define como Ia desviación de cada transición t¡ respecto a su valor ideal fy ^(ldeal) normalizado por el LSB del convertidor,

INL _j = Mq - ( fy - f _y ^(idβal) ) (2)

Hay que destacar, que en el caso particular de un ADC de tipo flash Ia medida de Ia INL se encuentra directamente relacionada con el offset efectivo en los comparadores analógicos del ADC, en Ia forma,

off _j = ( t _j - t _j ^ ) = q lNL _j (3)

ya que para esta topología existe un comparador específico (Compj) por cada transición t¡ del ADC. Por tanto, conocida Ia INL se tiene determinado unívocamente el offset en los comparadores analógicos.

Como resumen de Ia notación y términos empleados a Io largo del documento destacamos que:

- Denotaremos por x Ia señal analógica de entrada del ADCUC, que es el ADC de tipo flash con calibración del offset de los comparadores.

La señal c define el código de salida del ADCUC, que generalmente vendrá afectada por los errores de no-linealidad del mimo provocados, de acuerdo con Ia ecuación (3), por el offset efectivo en sus comparadores.

- El código digital T¡ define una estimación digital de las transiciones reales t¡ del ADCUC. De forma similar, el código digital OFF¡ define una estimación digital del offset (off _j ) en los comparadores.

- τ¡ ^ldeal) identifica los valores digitales de Ia transiciones correspondientes a un convertidor flash ideal. Nótese que fijada Ia resolución y Ia codificación del ADCUC, dichos valores se encuentra unívocamente definidos, y por tanto, se conocen a priori.

- El código digital K ₁ define Ia posición concreta de transición efectiva t¡ en el y-ésimo comparador bajo calibración (Comp _j ). El conjunto de códigos K = { K ₁ ) define los códigos de calibración para el ADCUC completo.

La variable mayúscula X con resolución N representa una estimación digital de Ia entrada analógica x con mayor precisión que el código de salida del ADCUC, previamente definido por c.

El número entero n es el índice de actualización del procedimiento. Salvo que sea estrictamente necesario, esta variable será implícitamente asumida para simplificar Ia notación.

En Io que sigue, distinguiremos con el índice j, Ia transición t _¡ y código de calibración K _¡ , asociado al y ^' -ésimo comparador (Comp _j ), definido por el código de salida c del ADCUC, es decir, j = c ; mientras que el índice / es una variable muda que identifica a cualquier comparadores del ADCUC.

- Para sistemas de señal mixta en los que se realizan Ia calibración (de forma secuencial o simultánea) de más de un ADCUC, como puede ser en el convertidor ADC de tipo Pipeline, introduciremos, cuando sea preciso, un primer sub-índice adicional.

El procedimiento de calibración de Ia invención requiere, como datos de partida, además del código de salida (c) del ADCUC, una representación digital (X) de mayor precisión que c de Ia señal analógica de entrada (x), así como, una estimación digital T ₁ de las transiciones actuales del ADCUC asociadas a cada comparador (Comp,),. Esta medida o estimación de las transiciones reales actuales T ₁ se puede realizar de cualquier modo concurrente que pudiera existir en Ia bibliografía, aunque posteriormente se describe en el presente documento un procedimiento preferido. Se entiende que dada Ia relación univoca existente entre INL,, Ia estimación digital de Ia transición T ₁ y Ia representación digital OFF, del offset en el comparador, sólo es necesario conocer uno de estos valores, siendo su elección totalmente irrelevante en el procedimiento.

Usando los datos de partida anteriores, el procedimiento de Ia invención genera unos códigos de calibración, K = {K,}, que aplicados a los comparadores del ADCUC, consiguen Ia modificación de las transiciones reales de dichos comparadores. Cada código de calibración digital K ₁ mueve adaptativamente Ia transición del comparador bajo calibración asociado {Compi) para cancelar el offset existente. Esta cancelación del offset se alcanza efectivamente introduciendo un desapareamiento programable en Ia topología del comparador, con un paso mínimo adaptativo δ. Aunque, como ya hemos comentado, Ia invención es completamente general y puede aplicarse a una arquitectura genérica de comparador con o sin preamplificador, en el caso particular de un comparador regenerativo tipo latch, el término de corrección se introduce considerando un banco de transistores programables controlado por Ia señal digital K ₁ que modifica Ia impedancia en algunos de los nodos internos del comparador. La Fig.3 muestra una realización propuesta en este documento para aplicaciones de bajo voltaje sin referencia externa de comparación. La implementación considera, al margen de un desapareamiento fijo para Ia generación del umbral por defecto, un banco de transistores programables. Otras implementaciones de comparador programable válidas para Ia invención pueden estar basadas, como en K. Wong, C. Yang, "Offset compensation in comparators with mínimum input-referred supply noise," IEEE J. of Solid-State Circuits, vol.39, no.5, pp. 837-840, May 2004, en un banco de fuentes de corrientes en paralelo, o como en D. C. DaIy, A. P. Chandrakasan, "A 6b 0.2-to-0.9V Highly-Digital Flash ADC with Comparator Redundancy", IEEE ínter. Solid-State Circuits Conference, ISSCC, pp. 554-555, Feb. 2008, en Ia conexión en serie de transistores.

Independientemente de Ia realización física particular seleccionada, Ia posición de Ia transición para el comparador programable, Comp _h viene dada por, t, = í, ⁽⁰⁾ - WK ₁ ), donde í, ⁽⁰⁾ define Ia posición inicial antes de Ia calibración, y í _cor (/< _ι ) es un término de corrección dependiente del código de calibración K ₁ . En el caso específico de que consideremos una codificación binaria con (rcal+1 ) bits para el código de calibración, K ₁ = {-2 ^rcal ,...,-1 , 0,+1 ,...,+2 ^rcal -1 }, Ia anterior ecuación general puede particularizarse como, t, = í, ⁽⁰⁾ - δ-K,, donde δ « off _max / 2 ^rcal representa el paso adaptivo para un offset máximo corregible dado por off _max . Obviamente, el criterio de signo elegido para Ia señal K, es totalmente arbitrario, siempre y cuando (como veremos posteriormente en el documento) se garantice una realimentación negativa en el bucle adaptativo, es decir, se puede considerar, í = í ⁽⁰⁾ + δ Ki, con un cambio de signo consecuente en K\ = K ₁ .

La Fig.4 muestra un diagrama de flujo simplificado del procedimiento de generación de códigos de calibración K ₁ de Ia invención. Partiendo de un estado inicial de K ₁ = 0, Ia operación adaptativa del procedimiento en una realización óptima se habilita únicamente cuando Ia estimación digital de las transiciones T ₁ definidas por el código de salida del ADCUC c (es decir, j = c) se ha modificado respecto al ciclo del procedimiento previo para dicho comparador. En esta situación, Ia señal digital ENABLE es igual a '1' y se selecciona el código de calibración particular, K, , a ser actualizado. Si Ia estimación T _¡ verifica T _¡ > τ¡ ^(ldeal) + Δ, donde η ^(ldeal) es el umbral nominal para el convertidor ideal y Δ es Ia representación digital asociada al mínimo paso adaptativo del comparador δ, se aumenta el valor de K ₁ . En caso de que T ₁ < η ⁽ ' ^deal > - Δ, se disminuye el valor de K ₁ . En cualquier otra situación, η ⁽ ' ^deal > - Δ < T ₁ ≤ η ^(ldeal) + Δ, el código de calibración mantiene el valor previo. Obviamente, es irrelevante el orden en que se realizan estas comparaciones, que también se podrían realizar en paralelo.

Nótese que si conocemos Ia resolución N considerada para Ia estimación digital X de Ia entrada analógica (x), el valor de Δ se encuentra perfectamente definido para cada codificación particular del código K ₁ . Así en el caso de una codificación binaria, Δ viene dada por Δ « 2 ^w δ/(2R), donde R es Ia referencia analógica del convertidor. En virtud a las relaciones anteriores se hace evidente que el valor δ, o equivalentemente Δ, determina Ia precisión con Ia que Ia invención realiza Ia cancelación del offset. Una vez que el proceso adaptativo alcanza Ia situación estacionaria, el offset residual en los comparadores es inferior al mínimo paso adaptativo δ. Téngase en cuenta que dicho offset residual puede reducirse aumentando el número de bits (rcal+1 ) que codifican Ia señal K ₁ , o bien reduciendo por consideraciones de diseño el offset máximo admisible, off _max , para el comparador.

En resumen, el procedimiento de Ia invención requiere poner inicialmente a cero los códigos de calibración (K ₁ ). A continuación, se realizan las siguientes operaciones:

1 ) Usar el código de salida digital (c) del ADCUC para seleccionar el código de calibración (K ₇ ) particular a actualizar, así como, el valor actual real de Ia transición T ₇ , es decir, j = c. Nótese que el índice de actualización n se ha asumido implícitamente para simplificar Ia notación (c = c[n], K ₇ = K ₁ [n] y T _j = T _j [n] ).

2) A continuación, se compara el valor actual real de Ia transición T ₁ con el valor ideal de Ia transición (jf ^ldeal) ) más un valor Δ correspondiente a Ia representación digital del mínimo paso adaptativo δ del comparador a calibrar.

En función del resultado de esta comparación, se realizan las siguientes acciones:

- si T _j > T/ ^Ideal) + Δ, aumentar K ₇ ;

- si T _j < T/ ^Ideal) - Δ, disminuir K ₇ ;

- En caso de que no se cumpla ninguna de las dos condiciones anteriores, no se modificaría el valor del código de calibración K ₇ .

- Se entiende que el orden en el que se efectúan las comparaciones anteriores es irrelevante. También se considera irrelevante un cambio de variable en el código de calibración K ₁ consecuente con el comparador programable que mantenga Ia realimentación negativa en el lazo.

Nótese que los códigos de calibración K = {K ₇ } pueden actualizase utilizando un paso adaptativo constante, aunque también sería posible diseñar un procedimiento en que los pasos fuesen variables.

3) Por último, se aplica el código de calibración (Kj) calculado al comparador, consiguiéndose así Ia corrección del offset.

Este procedimiento de generación de códigos de calibración de Ia invención se realiza en modo concurrente-real sin interrumpir Ia conversión A/D de Ia entrada analógica, siendo bastante robusto a los efectos no-ideales existentes en el sistema (ruido electrónico, ruido de cuantización, distorsión, etc.). Estas propiedades van a permitir, como veremos en las realizaciones prácticas de Ia invención para sistemas de señal mixta con más de un ADC flash es su topología (como es el caso del ADC de tipo Pipeline), realizar Ia compensación del offset en varios ADCs de forma simultánea, sin provocar interferencias perjudiciales entre los mismos. Obviamente, los ADCs bajo calibración (ADCUCs) se pueden calibrar también secuencialmente, en cuyo caso se pueden reusar parte o todos los recursos de hardware de calibración.

El sistema de calibración de Ia invención es eficiente incluso si el offset inicial en los comparadores del ADCUC (o ADCUCs) es superior al medio cuanto, produciéndose así, una inversión de transiciones. Para garantizar un comportamiento monótono, en esta situación, se emplea un codificador termométrico-binario (Thermometer to Binary Codifier, TBC, según sus siglas en inglés), que realiza Ia suma (o cuenta de unos) del código termométrico proporcionado por los comparadores, independientemente de Ia posición relativa entre los mismos. Una implementación posible del TBC utiliza, como en D. C. DaIy, A. P. Chandrakasan, "A 6b 0.2-to-0.9V Highly-Digital Flash ADC with Comparator Redundancy", IEEE ínter. Solid-State Circuits Conference, ISSCC, pp. 554-555, Feb. 2008, el sumador en árbol de Wallace (véase Ia publicación, C. S. Wallace, "A suggestion for fast multipliers," IEEE Trans. Electron. Comput., vol. EC-13, pp. 14-17, Feb. 1964). La calibración del offset usando un TBC basado en sumador se realiza sin considerar Ia relación específica entre un comparador en particular y su transición asociada, ya que esta información se elimina en el proceso de cuenta de unos. En consecuencia cada comparador (Comp,) tiene asociada a priori una transición fija t, respecto a Ia cual se actualiza el código de calibración independientemente de error de offset existente. Aunque esta opción resulta óptima cuando el ADCUC presenta una característica monótona, es decir f,+i > í, en el caso de offset superiores al medio LSB, para las cuales puede producirse una inversión de transiciones, í+i < í, resulta más eficiente en velocidad de convergencia realizar una reordenación de los bits de salidas de los comparadores, así como, de los códigos de calibración de los mismos.

La Fig.5 muestra una realización particular preferente del TBC con reordenación optimizada de comparadores (O-TBC) propuesta en esta invención, constituido por un TBC estándar y un simple bloque de decisión basado en Ia lógica de llaves. En este sistema se sensan los bits de salida bt _t y bt _l+ i de dos comparadores consecutivos, denotados como Comp _t y Comp _l+ i, respectivamente. Si Optoma el valor lógico T, y bt _l+1 es igual ¹ O', se ha detectado una inversión, por Io que deben conmutarse sus valores para mantener una característica monótona en términos de transiciones. En cualquier otra situación, los bits de salidas se mantienen inalterados. Obviamente, una reordenación en los bits de salida debe ir acompañada de una conmutación entre los códigos de calibración asociados a dichos comparadores, K ₁ y K ₁₊ I, respectivamente. La anterior realización puede extenderse al sensado de múltiples bits, para poder discriminar posibles inversiones afectado a múltiples comparadores, como por ejemplo en el caso de que í > í,-i > í+i. Otra implementación posible para reordenar las transiciones considera una pequeña memoria.

Independientemente del número de ADCUC bajos calibración, y como se ha mencionado anteriormente en el presente documento, Ia obtención de Ia estimación digital T¡ de Ia posición actual de las transiciones t _t de un ADCUC se puede realizar de diferentes modos. En una realización preferida de Ia invención, esta estimación se realiza mediante un segundo procedimiento adaptativo. Este segundo procedimiento de estimación de transiciones inicializa, como se detalla en el diagrama de flujo simplificado de Ia Fig.6, el valor de las estimaciones de las transiciones digitales reales T ₁ del ADCUC con el valor de las transiciones ideales a priori conocidas τ¡ ^ldeal) . A continuación, se realizan las siguientes operaciones:

1 ) En primer lugar, se obtiene el código (c) que es de Ia Ia representación digital de Ia señal analógica (x) dada por el ADCUC. Esta representación digital (c), por tanto, lleva información de las transiciones reales del ADCUC.

2) De forma sincronizada con Ia operación del ADCUT, se obtiene una estimación digital (X) de Ia entrada analógica (x) más precisa que Ia representación digital (c) de Ia operación anterior.

3) Seguidamente, se compara Ia estimación digital (X) con las estimaciones de las transiciones digitales reales (T ₇ , T ₇₊ ?) donde el índice/ viene dado por Ia representación digital (c) obtenida:

- Si X > T _j +i, se aumenta Ia estimación de Ia transición digital real T ₁₊₁ ;

- Si X < T _j se disminuye Ia estimación de Ia transición digital real T ₁ .

- En caso de que no se cumpla ninguna de las dos condiciones anteriores, no se modificaría el valor de ninguna de las estimaciones (T ₇ ,

- Se entiende que el orden en el que se efectúan las comparaciones anteriores es irrelevante.

Nótese que de forma similar al procedimiento de calibración de Ia invención las estimaciones de las transiciones digitales pueden actualizase utilizando un paso adaptativo constante, aunque también sería posible diseñar un procedimiento en que los pasos fuesen variables.

Por último, el valor actual de las transiciones T ₁ se transmite a los siguientes pasos del procedimiento para Ia generación de los códigos de calibración correspondientes. En una realización óptima de Ia invención el procedimiento de calibración únicamente se habilitaría, mediante Ia señal ENABLE, cuando el estimación de Ia transición T¡ definida por Ia salida c del ADCUC (es decir j = c) se ha actualizado. Se entiende, como ya hemos comentado previamente en el documento, que dada Ia relación univoca existente entre INL,, Ia estimación digital de Ia transición T, y Ia representación digital OFF, del offset en el comparador, cualquiera de estas estimaciones u otras derivadas de éstas son válidas para el procedimiento de calibración. La elección de una de estas estimaciones es irrelevante.

Existen diferentes modos de implementar este segundo procedimiento de estimación. Por ejemplo, Ia estimación digital (X) de Ia entrada analógica (x) se puede realizar, como se muestra en el sistema mixto genérico de Ia Fig.7, empleando un ADC adicional (ADC _tes t) dispuesto en paralelo al convertidor que se desea calibrar ADCUC y que trabaja de forma sincronizada con el mismo. Nótese que este convertidor adicional puede ser de bajo coste en potencia y área, ya que: a) su resolución debe permitir Ia detección del paso mínimo δ, b) debe ser monótono sin especificaciones de linealidad relevantes, y c) puede operar a una frecuencia inferior a Ia del convertidor flash bajo calibración (ADCUC), reduciendo Ia frecuencia de trabajo del procedimiento. Así mismo, existe Ia posibilidad de controlar el ciclo de conversión del ADCtest mediante un generador de número pseudoaleatorio (realizado mediante un simple registro realimentado de desplazamiento).

Por otro lado, en aquellos sistemas dónde exista disponible por construcción una estimación digital (X) de Ia señal analógica de entrada (x), Ia implementación del procedimiento de estimación se realiza con un coste mínimo en el dominio analógico, ya que no se requiere el ADC _tes t- Éste es el caso, como se mostrará en detalles en Ia sección de realizaciones preferentes, del convertidor A/D de tipo Pipeline. Este convertidor está constituido por múltiples etapas (STGs), cada una de las cuales posee un sub-ADC de tipo flash susceptible de ser calibrado con Ia invención con un bajo coste, ya sea de forma simultánea o secuencial (con o sin reuso del hardware de calibración). De hecho, Ia señal digital X correspondiente al i-ésimo sub-ADC bajo calibración (sub-ADCUC) dentro de Ia etapa (STG,) se obtiene directamente combinando el sub-código de salida de dicha etapa (c) con los sub-códigos de las etapas siguientes. Obviamente, si se desea se puede realizar una truncación de Ia señal digital X resultante para reducir el tamaño de palabra.

Un segundo aspecto de Ia presente invención está dirigido a una unidad lógica de calibración concurrente del offset de los comparadores de un convertidor analógico-digital (ADC) de tipo flash, que lleva a cabo el procedimiento de calibración descrito anteriormente, que comprende los siguientes elementos:

a) un banco de registros (RB), que almacena el valor actual de los códigos de calibración, K = { K, }, del ADCUC; en Ia estado inicial, dichos códigos se cargan a un valor nulo, es decir K ₁ = 0;

b) un bloque de comparación digital (CB), que compara el valor actual real de Ia transición T¡, donde el índice j viene definido por el código digital (c), con el valor ideal de Ia transición (7] ^(ldeal) ) correspondiente más un valor Δ correspondiente Ia representación digital del mínimo paso adaptativo δ del comparador a calibrar, y genera un señal de de control (Sgn); en una implementación óptima este bloque será habilitado por una señal ENABLE únicamente cuando el valor de Ia transición T¡ se haya actualizado; c) un bloque sumador/restador, habilitado en una realización óptima por Ia señal ENABLE, y controlado por (Sgn), que aumenta el código de calibración [K ₁ ) cuando T ₁ > T ₁ + Δ, y disminuye el código de calibración [K ₁ ) cuando T ₁ < T _j - A,.

Una realización preferente de Ia unidad lógica de calibración de Ia invención comprende además unos medios para Ia estimación digital del offset de los comparadores del ADC, o equivalentemente Ia transiciones efectivas asociadas T ₁ . En caso de seleccionar las transiciones como variables del proceso, estos medios comprenden:

a) un banco de registros (RB), que almacena el valor actual de un conjunto de estimaciones de las transiciones digitales (T ₇ ) del ADCUC; en el estado inicial dichos códigos se cargan con el código digital correspondiente a un convertidor ideal (7 ^" / ^/ctea/) );

b) un bloque de comparación digital (CB), que compara Ia estimación digital (X) con las estimaciones de las transiciones digitales (T ₇ , T ₁₊₁ ), donde el índice / viene definido por el código digital (c), y genera una señal de habilitación ENABLE (o simplemente EN) y control (Sgn);

c) un bloque sumador/restador habilitado por Ia señal EN y controlado por (Sgn), que aumenta Ia estimación de Ia transición digital [T ₁₊₁ ) cuando X > T ₁₊₁ , y disminuye Ia estimación de Ia transición digital (T ₇ ) cuando X

Se entiende, como ya se ha comentado anteriormente, que un cabio de variable en este procedimiento, como puede ser INL _j = T ₇ - τ}' ^dear> u otro similar, es irrelevante en Ia invención.

DESCRIPCIÓN DE LOS DIBUJOS

Para complementar Ia descripción que se está realizando y con objeto de ayudar a una mejor comprensión de las características de Ia invención, de acuerdo con un ejemplo preferente de realización práctica de Ia misma, se acompaña como parte integrante de dicha descripción, un juego de dibujos en donde con carácter ilustrativo y no limitativo, se ha representado Io siguiente:

Fig. 1. Característica de entrada-salida de un ADC ideal de r-bits con detalles de las definiciones de las transiciones t¡.

Fig. 2. Definición del offset {off) en los comparadores con detalle de relación directa con Ia No-Linealidad Integral (INL) en un ADC de tipo flash.

Fig. 3. Implementación CMOS para aplicaciones de bajo voltaje de comparador con control digital de las transiciones considerando un banco de transistores o varactores programables en paralelo a las ramas de sensado de Ia señal de entrada (sin referencias de comparación externa).

Fig. 4 Diagrama de flujo del procedimiento para Ia generación del código de calibración para Ia compensación del offset en los comparadores bajo calibración con comparación digital en serie.

Fig. 5 Realización particular del TBC para reordenación de transiciones optimizada (O-TBC), basada en Ia lógica de llaves.

Fig. 6. Diagrama de flujo del procedimiento digital de medida para Ia estimación concurrente de las transiciones efectivas de los comparadores con comparación digital en serie.

Fig. 7 Aplicación de Ia invención para Ia calibración del offset en comparadores con un ADC adicional (ADC _tes t) para Ia estimación digital (X) de Ia señal analógica de entrada.

Fig. 8. Diagrama simplificado de Ia realización preferente para Ia calibración del offset en comparadores en un ADC de tipo flash.

Fig. 9. Diagrama simplificado de un ADC de tipo Pipeline constituido por un Sample&Hold (SH) de entrada seguido por k etapas desde Ia más significativa (MS) a Ia menos significativa (LS).

Fig. 10. Característica de entrada-salida para una etapa de 2 bits con desviaciones en las transiciones debido al offset en los comparadores, ilustrando su impacto en el rango de salida (OS) del amplificador del MDAC.

Fig. 11 Convertidor A/D Pipeline con 14 bits de resolución constituido por 2 etapas de 3 bits seguida por 9 etapas de 1.5 bits.

Fig. 12 Esquema simplificado de Ia implementación hardware del dispositivo (PDM) para el procedimiento digital de medida considerada en el caso de estudio.

Fig. 13 Esquema simplificado de Ia implementación hardware del dispositivo (PGCC) para el procedimiento de generación de códigos de calibración considerada en el caso de estudio.

Fig. 14 Características de entrada-salida del sub-ADCi y STGi en el caso de estudio 1 del ejemplo 2 con violación de Ia redundancia: a) antes y b) después de Ia calibración adaptativa del offset.

Fig. 15 Código de salida X del convertidor A/D completo con detalles del espectro resultante en el caso de estudio 1 del ejemplo 2 con violación de Ia redundancia: a) antes y b) después de Ia calibración adaptativa del offset en las dos primeras etapas.

Fig. 16 Evolución transitoria de las medidas adaptativas de calibración para uno de los comparadores de las etapas en el caso de estudio 1 del ejemplo 2 con violación de Ia redundancia: a) STGi, b) STG2.

Fig. 17 Rango dinámico de salida del amplificador del MDAC exigido para un número efectivo de bits (ENOB) de 13.9 bits en el caso de estudio 2 del ejemplo 2: a) sin calibración del offset; b) con calibración del offset (amplificador no-lineal con reducción del rango de salida).

Fig. 18. Función de transferencia de Ia primera etapa bajo calibración en el caso de estudio 2 del ejemplo 2 (sin violación de Ia redundancia) con detalle del espectro final de salida: a) antes y b) después de Ia calibración adaptativa del offset.

REALIZACIÓN PREFERENTE DE LA INVENCIÓN

Se muestran a continuación unos ejemplos de realizaciones preferentes de Ia invención donde se hace referencia a las figuras adjuntas. En primer lugar describiremos brevemente los componentes básicos de Ia calibración del offset en los comparadores de un ADC de tipo flash (ADCUC). Posteriormente, se describirá con mayor detalle Ia realización de Ia invención en el caso particular de que el convertidor, o convertidores, tipo flash bajo calibración forme parte de un ADC Pipeline de mayor resolución. La implementación de Ia lógica de estimación y calibración de este segundo caso, son directamente extrapolares al primer caso.

Ejemplo 1 : Medida v calibración de un ADC de tipo Flash

La Fig. 8 muestra un diagrama simplificado de Ia realización preferente para Ia calibración del offset en comparadores en un ADC de tipo flash. El sistema está formado por:

- Una unidad digital de control (UDC) para Ia generación de los relojes y señales de control del sistema de forma sincronizada a partir del reloj maestro clk.

- Un Sample&Hold (SH) que realiza un muestreo de Ia señal analógica de entrada, x = x[n], garantizando una operación sincronizada de los bloques analógicos. Una alternativa válida sin SH a esta solución preferente, es el empleo de un PLL dentro de Ia UDC.

- El ADC de tipo flash bajo calibración (ADCUC) con salida (c) cuyos errores de offset en los comparadores se desea compensar. El control efectivo de Ia transiciones t, se realiza mediante el bus de calibración K = [K).

- Un ADC adicional (ADQest) que permite obtener una representación digital (X) de Ia señal analógica (x) con mayor precisión que el código de salida (c) del ADCUC. Como ya hemos comentado, este convertidor puede operar a una frecuencia inferior a Ia del ADCUC, permitiendo relajar las especificaciones de potencia y área del mismo. Alternativamente, el reloj ADQest se puede generar considerando en Ia UDC un generador de número aleatorios (RNG). En cualquier caso, el ciclo de operación del ADC _tes t determina en una realización óptima el ciclo de operación n en Ia unidad lógica de calibración (ULC), cuyos bloques constitutivos se describen a continuación.

- Un bloque digital (básicamente, formado por dos registros) que permiten mantener el alineamiento temporal entre las salidas del ADCUC y el ADCtest- Para no introducir variables intermedias en Ia descripción, asumimos de forma implícita que las señales Xy c se encuentran sincronizadas.

- Una bloque digital adaptativo (PDM) que realiza el procedimiento de medida de las transiciones actuales T ₁ del ADCUC. En una realización óptima este bloque genera una señal ENABLE que habilita Ia lógica de calibración (PGCC).

- Un bloque digital adaptivo (PGCC) para Ia generación de los códigos de calibración. Como se ha comentado anteriormente, dicho bloque se habilita en una implementación óptima únicamente cuando Ia señal ENABLE permite Ia operación.

Para más detalles sobre Ia realización práctica de Ia lógica de estimación y calibración, véanse los ejemplos prácticos de Ia siguiente sección.

Ejemplo 2: Medida y calibración de sub-ADCs en un ADC de tipo Pipeline

La Fig.9 muestra un diagrama simplificado de un ADC de tipo Pipeline constituido por un Sample&Hold (SH) de entrada seguido por k etapas desde Ia más significativa (MS) a Ia menos significativa (LS). El número total de comparadores en cada etapa puede variar entre 2 ^r -2 y 2 ^r -1 dependiendo de Ia implementación considerada, con y sin eliminación de unos de los comparadores (véase Ia publicación, S. Lewis, H. Fetterman, G. Gross Jr., R. Ramachandran y T. R. Viswanathan, "A 10-b 20-Msample/s Analog-to-Digital Converter," IEEE J. of Solid-State Circuits, vol. 27, no. 3, pp. 351-358, Mar. 1992), gracias a Ia redundancia unidad. En adelante, distinguiremos estas dos situaciones considerando Ia notación de resolución fraccionaria, así para r = 2, distinguiremos entre etapas con resolución 2 y 1.5 bits, respectivamente. Cada etapa (STG) realiza una cuantización grosera de su entrada analógica x, mediante un convertidor A/D de tipo flash, identificado como sub-ADC. Esta salida digital, denotada por el subcódigo c se encuentra generalmente codificada en binario gracias a un codificador termométrico-binario (TBC). Usando Ia información de los comparadores se genera (excepto en Ia última etapa) el residuo de salida y para ser procesado por las etapas menos significativas. Esta función Ia realiza un convertidor D/A multiplicativo (MDAC), que agrupa las operaciones de conversión digital-analógica del subcódigo c, resta con Ia entrada y amplificación por una ganancia especifica G. En Io que sigue, cuando haya ambigüedad se introducirá un sub-índice adicional para referirnos a una etapa en concreta. Así, Ia representación digital X = Xi asociada a Ia señal de entrada analógica x = Xi se obtiene mediante una simple función binaria pesada de los diferentes sub-códigos {c¡}, con i = 1 , ..., k, una vez se ha realizado el proceso de alineamiento temporal o sincronización de los mismos. De forma análoga, Ia representación digital X ₁ de Ia entrada analógica x¡ de Ia i-ésima etapa (STG¡), combina los sub-códigos de dicha etapa con los las menos significativas X¡ = X¡ (c¡,..., Ck).

En términos de offset en los comparadores en esta estructura, Ia técnica de corrección digital (véase Ia publicación, S. Lewis, H. Fetterman, G. Gross Jr., R. Ramachandran y T. R. Viswanathan, "A 10-b 20-Msample/s Analog-to-Digital Converter," IEEE J. of Solid-State Circuits, vol. 27, no. 3, pp. 351-358, Mar. 1992) proporciona una tolerancia al offset igual a Ia mitad del paso de cuantización asociado a cada etapa. Sin embargo, debido a los compromisos existentes entre precisión, consumo y tiempo de desarrollo, Ia resolución r del sub-ADC (y por tanto de Ia etapa), suele estar limitada por consideraciones prácticas a 2 bits con comparadores de tipo stand-alone lacth. Como veremos en los siguientes casos de estudio, esta limitación práctica desaparece en nuestra invención, permitiendo el empleo de este tipo de comparadores en aplicaciones de mayor resolución, incluso en un contexto de bajo voltaje. Téngase en cuenta, como se puede ver en el ejemplo de Ia Fig. 10 para una etapa de 2 bits, que las posiciones concretas de las transiciones de Ia etapa coinciden por definición con los umbrales efectivos (o transiciones) de los comparadores del sub-ADC, y por tanto, el offset de los mismos afecta drásticamente a Ia excursión del residuo de salida y de Ia etapa demando unos amplificadores en el MDAC con mayor rango de salida (output swing, OS, de sus siglas en inglés).

A continuación presentamos dos demostradores de Ia invención para Ia calibración concurrente del offset en comparadores. Para evitar cualquier confusión con el ADC Pipeline de alta resolución, distinguiremos el ADC flash bajo calibración dentro de Ia etapa como sub-ADCUC. En los dos ejemplos se considera, como se muestra en Ia Fig. 11 , un convertidor A/D Pipeline con 14 bits de resolución constituido por 2 etapas de 3 bits seguida por 9 etapas de 1.5 bits. La referencia del convertidor R es igual a 1V, Io que define un cuanto o bit menos significativo (LSB) para las etapas de 3 y 1.5 bits de 25OmV y 50OmV, respectivamente. Los errores de linealidad en los sub-ADCs flash de cada etapa se han modelado considerando una desviación sistemática en las transiciones de los comparadores respecto a las posiciones nominales. Adicionalmente, se ha tenido en cuenta Ia incertidumbre variable con el tiempo debido a las fuentes de ruido electrónico en el comparador incorporando un término aleatorio adicional Gausiano y desviación estándar de 5mV.

En los dos casos, Ia unidad lógica de calibración (ULC) realiza simultáneamente una compensación del offset en los comparadores de las dos etapas más significativas, STGi y STG ₂ (es decir, tenemos dos ADCs tipo flash bajo calibración: sub-ADCUCi y sub-ADCUC2). Estas etapas por ser las de mayor resolución imponen unos requerimientos más restrictivos en términos de offset, al mismo tiempo que por ser las más significativas requieren un mayor rango dinámico de salida (output swing) en el diseño de los amplificadores en los MDACs. Ambas etapas emplean una topología común del comparador programable usando una codificación binaria para el código de calibración K¡ con resolución 4 bits y offset máximo corregible off _max de 30OmV. Con el fin de emular posibles errores en Ia implementación, se ha introducido una desviación del 10% en el control efectivo de K ₁

En el detalle de Ia realización particular de Ia Fig.12, el PDM de cada etapa emplea un paso adaptativo constante μ = 1 para Ia actualización de las estimaciones 7], mientras que Ia resolución de Ia representación digital X se trunca a 8 bits. Aunque es posible considerar una implementación con un paso adaptativo dependiente de Ia estimación actual, el empleo de un paso constante permite realizar el proceso de actualización mediante una lógica de bajo coste con un único acumulador de 8 bits controlado por el bloque de Comparación Digital, y un banco de registros (TRB) para guardar los estados previos, todo sin merma significativa en Ia velocidad de convergencia. En cada instante, el subcódigo c de Ia etapa actúa como dirección j para determinar qué transición se encuentra actualmente bajo calibración y direccionar el banco de registros. Esta alternativa permite aumentar Ia reusabilidad frente a implementaciones basadas en un acumulador distinto por cada comparador bajo calibración. La Fig.13 muestra una realización práctica del PGCC. De forma similar al PDM, esta implementación emplea un acumulador de 4 bits para realizar Ia generación del código de calibración K¡, considerando un paso adaptivo constante igual a 1. Nótese que igual que en el caso anterior, es siempre posible considerar un acumulador distinto por cada comparador bajo calibración. Obviamente, dadas Ia similitudes entre el PDM y PGCC, se puede aumentar Ia reusabilidad del hardware (acumulador, sumador, lógica de dirección, etc.) realizando el proceso de medida y generación de códigos de calibración de forma secuencial para cada etapa (y entre etapas), a costa de una reducción en Ia velocidad de convergencia.

A continuación pasamos a detallar los dos casos de estudios considerados en el ejemplo 2 como demostradores de Ia invención. Se mostrarán resultados que permiten resaltar Ia robustez de Ia técnica, así como Ia mejora de Ia linealidad del ADC, poniendo un especial énfasis en aplicaciones de bajo voltaje.

CASO: 1.- Offset en los Comparadores Incompatibles con Ia Corrección Digital

En el primer caso de estudio se ha considerado una distribución aleatoria para el offset sistemático en los comparadores con una dispersión máxima de ±230mV sobre el valor medio nulo. Esta gran dispersión justifica Ia calibración para las dos etapas más significativas de 3 bits, ya que para dichas etapas el offset máximo se encuentra por encima del medio LSB (125mV). Para garantizar un comportamiento monótono de los sub-ADCUCs, se emplea un codificador termométrico-binario (TBC) basado en sumador sin reordenación optimizada de transiciones.

Las Fig. 14a y Fig. 14b muestran las características de entrada-salida del sub-ADCUCi y STGi antes y después de Ia calibración, respectivamente. En el estado inicial el residuo de salida y supera Ia referencia del convertidor, produciéndose como se ilustra en Ia Fig. 15a un escalón en el código de salida X = Xi del convertidor completo que limita el número efectivo de bits (ENOB) a 4.4 bits. Tras Ia compensación del offset (Fig. 15b), este comportamiento no-lineal desaparece completamente aumentando Ia linealidad del ADC hasta un ENOB « 14 bits, al mismo tiempo que mantiene el valor máximo del residuo cercano al valor ideal R/2, como se aprecia en Ia Fig. 14b. Aunque se ha omitido, por razones de espacio, se aprecia las mismas mejoras de prestaciones para Ia segunda etapa.

Las Fig. 16a y Fig. 16b muestran Ia evolución transitoria de las medidas adaptativas de calibración, correspondientes a los resultados previos, para uno de los comparadores de los sub-ADCUCs, sub-ADCUCi y sub-ADCUC2, respectivamente. En ambos casos, distinguidos por el primer subíndice, se muestra Ia posición real de las transiciones 7] durante el proceso de calibración, así como Ia estimación de las mismas, 7] , proporcionadas por el PDM. Nótese que Ia invención puede reducir de forma robusta el gran offset inicial de los comparadores 7¡ ⁽⁰⁾ sin calibración por debajo de un intervalo de confianza con amplitud Δ alrededor de Ia posición ideal 7¡ ^(ldeal) . Como se puede apreciar, el estado estacionario para un estímulo sinusoidal de entrada con amplitud igual a Ia referencia R se alcanza con únicamente 1000 muestras. La técnica desarrollada garantiza una operación correcta de Ia etapa incluso si el error inicial de offset, se encuentra bastante alejado del límite de medio LSB, en un diseño con redundancia unidad, dentro de Ia región sombreada. En consecuencia, se puede minimizar Ia excursión del residuo de salida, y por tanto, aumentar Ia robustez del amplificador en aplicaciones de bajo voltaje.

CASO: 2.- Offset en los Comparadores Compatibles con Ia Corrección Digital

En el segundo caso de estudio se ha considerado en el diseño de los comparadores un offset máximo de ±110mV inferior al medio LSB de las etapas. Estas desviaciones son totalmente compatibles con Ia técnica de corrección digital (véase Ia publicación, S. Lewis, H. Fetterman, G. Gross Jr., R. Ramachandran y T. R. Viswanathan, "A 10-b 20-Msample/s Analog-to-Digital Converter," IEEE J. of Solid-State Circuits, vol. 27, no. 3, pp. 351-358, Mar. 1992) usando un diseño estándar del codificador termométrico-binario (TBC). Aunque en esta situación no hay necesidad a priori de calibrar los sub-ADCs, las desviaciones debido al offset en los comparadores van a tener un impacto bastante notable en Ia definición del rango dinámico de los amplificadores en los MDACs, sobre todo en las etapas más significativas de 3 bits. De hecho, si consideramos un diseño común en ambas etapas por simplicidad, se debe garantizar una ganancia del amplificador superior a los 93dB con rango de salida próximo a los 2Vpp, para alcanzar un ENOB entorno a los 13.9 bits (Fig. 17a).

En este contexto Ia aplicación de nuestra invención permite relajar, como se ilustra en Ia Fig. 17b los requerimientos del amplificador necesarios para las prestaciones deseadas, reduciendo el rango de salida, respecto al caso anterior sin calibración, a 1.2Vpp. Se facilita, por tanto, Ia realización de un diseño optimizado en términos de velocidad y potencia. Las Fig. 18a y Fig. 18b muestran una comparativa del empleo de este amplificador con especificaciones relajadas antes y después de Ia calibración, respectivamente. En ambos casos se incluye un detalle de Ia función de transferencia para Ia primera etapa bajo calibración, así como el espectro final de salida. Nótese que gracias a Ia compensación del offset se pueden reducir las excursiones del residuo, y por tanto limitar el rango de salida efectivo del amplificador en los MDACs, con las consiguientes ventajas para aplicaciones de bajo voltaje.