本技术大体涉及存储类集成电路中所使用的地 址变化监测，具体涉及一种地 址变化监测电路、 装置以及生成该电路的方法。 背景技术

很多集成电路中需要使用存储电路，例如静态 随机存储器或闪速存储器，用 于临时保存电子系统运行所需的中间数据， 或长期保存某些记录数据。存储电路 中往往集成有地址变化监测电路，它在存储地 址变化时生成存储电路进行读取操 作所需的时序控制信号。

如图 1所示， 根据现有技术的地址变化监测电路包括由多个 地址传输监测 (ATD) 单元 101和逻辑电路 102(如图 1所示的逻辑或电路)。 地址变化监测电路 的多个输入端子 103接收多条地址信号 A[0]， …， A[N-1]。 地址变化监测电路的 输出端子 104输出为存储电路的读取操作提供的时序控制 信号 ATD。图 2示出了如 图 1所示的 ATD单元的电路图。

如图 2所示， 每个 ATD单元包括接收输入信号 AIN的输入端子和输出时序信 号 ATDU的输出端子。 每个 ATD单元中， 经过多个串联的延迟单元延迟后的输入 信号与未延迟的输入信号 AIN输入到或非门电路的输入端， 在输出端输出时序信 号 ATDU。

图 3示出了如图 2所示的 ATD单元的输入输出信号时序图。 如图 3所示， 当输 入的地址信号产生逻辑变化时， 例如从逻辑 "0"变成 " 1 "时， ATD单元的输出 端会产生高电平区间， 其可以对应存储电路读操作所需的时间 T的读取有效信号。

一方面， 如图 2所示的电路由于采用了缓冲器与电容器的串� �结构，无法通 过简单地增加或者减少某些部件来形成新的地 址变化监测电路。因此，现有技术 中， 针对不同速度和存储尺寸的存储电路都需要新 设计地址变化监测电路。

另一方面， 以计算机算法为实现基础， 可以生成存储电路， 满足集成电路设 计人员对于闪速存储电路的不同的尺寸要求。 通常需要预先人工设计一组不同速 度的地址变化监测电路， 以对应不同尺寸存储电路的读取速度。但是， 现有技术 中， 难以通过自动算法生成各种不同速度 （不同的有效时间 T) 的地址变化监测 电路。 发明内容

考虑到现有技术中的一个或多个问题，提出了 一种地址变化监测电路、装置 及其生成方法。

根据本技术的实施例， 一种地址变化监测电路， 包括： 清零和延迟单元， 具有第一输入端和第二输入端以及第一输出端 和第二输出端，在所述第二输入端 接收输入信号以及在第一输入端接收反相的输 入信号； 翻转单元， 串联连接在所 述第一输出端和所述第二输出端之间； 以及判断单元，基于所述第一输出端上的 信号和所述第二输出端上的信号之间的逻辑关 系， 输出时序信号； 其中， 所述第 二输出端处的输入信号从逻辑低改变为逻辑高 之前，所述第一输出端处的信号处 于逻辑低，所述第二输出端处的信号处于逻辑 高，所述判断单元的输出端处的信 号处于逻辑低， 当第二输入端处的信号从逻辑低变化成逻辑高 时， 迫使所述第二 输出端处的信号变为强逻辑低， 而所述第一输入端处的信号变为逻辑高， 使得所 述清零和延迟单元解除了对所述第一输出端处 信号的控制，所述第二输出端和所 述第一输出端处的信号均为逻辑低，所述判断 单元在其输出端输出逻辑高， 开始 使存储电路的读操作有效，所述翻转单元在受 到所述第二输出端处产生的强逻辑 低的影响，对所述第一输出端产生较弱的翻转 逻辑， 当所述第一输出端受此作用 变为逻辑高时，所述判断单元通过判断所述第 一输出端和所述第二输出端处的信 号之间的逻辑关系， 在其输出端处输出逻辑低， 结束存储电路的读操作。

根据本技术的实施例， 一种地址变化监测装置， 包括：

多个并联的地址变化监测电路， 每个地址变化检测电路为如上所述的地址 变化监测电路；

或电路， 接收从所述多个地址变化监测电路输出的时序 信号， 输出用于存 储器读取操作的时序控制信号。

根据本技术的实施例， 一种利用计算机生成地址变化监测电路的方法 ， 包 括步骤： 提供至少一个或并联的多个清零和延迟单元， 每个清零和延迟单元具有 第一和第二输入端以及第一和第二输出端，在 所述第二输入端接收输入信号以及 在第一输入端接收反相的输入信号； 提供翻转单元，所述翻转单元串联连接在所 述第一输出端和所述第二输出端之间； 提供判断单元，所述判断单元基于所述第 一输出端上的信号和所述第二输出端上的信号 之间的逻辑关系， 输出时序信号； 提供或电路，所述或电路接收从多个地址变化 监测电路输出的时序信号，输出用 于存储器读取操作的时序控制信号； 其中，所述第二输出端处的输入信号从逻辑 低改变为逻辑高之前，所述第一输出端处的信 号处于逻辑低，所述第二输出端处 的信号处于逻辑高，所述判断单元的输出端处 的信号处于逻辑低， 当第二输入端 处的信号从逻辑低变化成逻辑高时，迫使所述 第二输出端处的信号变为强逻辑低， 而所述第一输入端处的信号变为逻辑高，使得 所述清零和延迟单元解除了对所述 第一输出端处信号的控制，所述第二输出端和 所述第一输出端处的信号均为逻辑 低， 所述判断单元在其输出端输出逻辑高， 开始使存储电路的读操作有效， 所述 翻转单元在受到所述第二输出端处产生的强逻 辑低的影响，对所述第一输出端产 生较弱的翻转逻辑， 当所述第一输出端受此作用变为逻辑高时，所 述判断单元通 过判断所述第一输出端和所述第二输出端处的 信号之间的逻辑关系，在其输出端 处输出逻辑低， 结束存储电路的读操作。

根据本技术实施例的地址变化监测电路和地址 变化监测装置用于监测外部 地址信号变化， 为存储类集成电路的读取操作提供时序控制信 号。 另外， 本技术 的实施例应用于集成电路中不同尺寸的存储电 路中地址变化监测电路的快速生 成， 以满足集成电路设计人员对于存储电路读取速 度的不同需求。 附图说明

根据以下说明和所附权利要求， 结合附图，本公开的前述和其他特征将更加 清楚。在认识到这些附图仅仅示出了根据本公 开的一些示例且因此不应被认为是 限制本公开范围的前提下，通过使用附图以额 外的特征和细节来详细描述本公开， 附图中：

图 1示出了根据现有技术的地址变化监测电路的� �构示意图；

图 2示出了如图 1所示的地址变化监测电路中的 ATD单元的电路图； 图 3示出了如图 2所示的 ATD单元的输入输出信号时序关系；

图 4A示出了根据本技术一个实施例的地址变化监� ��电路的示意性框图； 图 4B示出了如图 4A所示的地址变化监测电路的示意性时序图；

图 5是描述根据本技术的地址变化监测电路的生� �方法的流程图；

图 6示出了根据本技术另一实施例的地址变化监� �电路的示意性框图； 以及 图 7示出了根据本技术的又一实施例的地址变化� �测电路的示意性电路图。 具体实施方式

将在下文中结合附图对本技术的实施例进行详 细描述。 虽然结合实施例进 行阐述， 但应理解为这并非意指将本技术限定于这些实 施例中。相反， 本技术意 在涵盖由所附权利要求所界定的本技术精神和 范围内所定义的各种可选方案、修 改方案和等同方案。

此外， 为了更好的理解本技术，在下面的描述中， 阐述了大量具体的细节， 比如具体的电路、 器件、 连接关系等。 然而， 本技术的领域的普通技术人员应该 理解， 没有这些具体的细节， 本技术依然可以实施。 在其他的一些实施例中， 为 了便于凸显本技术的主旨， 对于熟知的技术未作详细的描述。

在下文所述的特定实施例代表本技术的示例性 实施例， 并且本质上仅为 示例说明而非限制。 在说明书中， 提及"一个实施例"或者"实施例 "意味着结 合该实施例所描述的特定特征、 结构或者特性包括在本技术的至少一个实施 例中。 术语"在一个实施例中"在说明书中各个位置出� ��并不全部涉及相同的 实施例， 也不是相互排除其他实施例或者可变实施例。 本说明书中公开的所 有特征， 或公开的所有方法或过程中的步骤， 除了互相排斥的特征和 /或步骤 以外， 均可以以任何方式组合。 此外， 本领域普通技术人员应当理解， 在此提 供的示图都是为了说明的目的， 并且示图不一定是按比例绘制的。应当理解， 当 称"元件" "连接到"或"耦接"到另一元件时， 它可以是直接连接或耦接到另一元件 或者可以存在中间元件。 相反， 当称元件"直接连接到"或"直接耦接到"另一元� � 时， 不存在中间元件。相同的附图标记指示相同的 元件。这里使用的术语"和 /或" 包括一个或多个相关列出的项目的任何和所有 组合。

根据本技术实施例的地址变化监测电路和地址 变化监测装置用于监测外部 地址信号变化， 为存储类集成电路的读取操作提供时序控制信 号。 另外， 本技术 的实施例应用于集成电路中不同尺寸的存储电 路中地址变化监测电路的快速生 成， 以满足集成电路设计人员对于存储电路读取速 度的不同需求。

图 4A示出了根据本技术一个实施例的地址变化监� ��电路的示意性框图。 图 4A所示的地址变化监测电路， 在第一层结构上仍如图 1所示， 区别特征在于 ATD 单元的内部结构。 如图 4A所示， 每个 ATD单元包括清零和延迟单元 13、 翻转单元 11和判断单 元 12。

清零和延迟单元 13， 具有第一输入端和第二输入端以及第一输出端 16和 第二输出端 17。在第二输入端接收来自装置的输入端 14的输入信号以及在第一 输入端接收反相的输入信号。

翻转单元 11串联连接在清零和延迟单元 13的第一输出端 16和第二输出端 17之间。

判断单元 12基于第一输出端 16上的信号和第二输出端 17上的信号之间的 逻辑关系， 在输出端 15输出时序信号。

例如， ATD单元的输入端 14本身及反相的输入信号 18连接清零和延迟单元 13 的两个输入端， 控制两个输出端（逻辑寄存点） 16和 17的信号是否清零。 当反相 的输入信号 18为逻辑 " 1 " 时， 第一输出端 16被置为逻辑 " 0 " 。 当输入信号 14 为逻辑 " 1 "时， 第二输出端 17被置为逻辑" 0"。 翻转单元 11为第一和第二输出 端 16和 17提供较弱逻辑强度的翻转逻辑，也就是其提� ��的逻辑强度比清零和延迟 单元 13产生的逻辑强度弱，从而保证第一和第二输� ��端 16和 17处的信号在稳定后 其逻辑值相反。 这里， "逻辑强度" 的含义是指产生某个逻辑的驱动源的带载能 力比较强， 比如说， 当输出低电平时， 能承受较大的灌电流， 输出高电平时能承 受较大的拉电流。例如，翻转单元 11所提供的翻转逻辑的逻辑强度低于第一和第 二输出端 16和 17上的信号， 例如逻辑 "0"信号的逻辑强度。 然后， 判断单元 12 通过判断第一和第二输出端 16和 17上的信号之间的逻辑关系，在输出端 15输出存 储电路的读操作控制时序信号。 根据一个实施例， 在时间周期 T内， 当第一和第 二输出端 16和 17的信号均为逻辑 "0 " 时， 判断单元 12在其输出端 15输出信号为 逻辑 " 1 " 。

根据本发明的一个实施例， 当翻转单元 12提供从逻辑 "0"到逻辑 " 1 "的翻 转逻辑时， 清零和延迟单元 13可以在其输出端 16提供对该逻辑 " 1 " 的建立延迟 一段时间。这例如通过在清零和延迟单元 13内设置电容器来实现。存储电路读操 作所需的读取有效信号的高电平有效时间 T由清零和延迟单元 13对第一和第二输 出端 16和 17处的信号施加的延迟能力和翻转单元 11施加的逻辑强度共同决定。

图 4B示出了如图 4A所示的地址变化监测电路的示意性时序图。� ��图 4B所示， 当 ATD单元的输入端 14处的地址信号产生地址信号变化前， 即从逻辑 "0"改变 为逻辑 " 1 "之前， 第一输出端 16处的信号处于逻辑 " 0"， 第二输出端 17处的信 号处于逻辑 " 1 "， 判断单元 12的输出端 15处的信号处于逻辑 " 0"。 当输入端 14 处的信号从逻辑 "0"变化成逻辑 " 1 "时， 会迫使第二输出端 17处的信号变为强 逻辑 "0"， 而经过反相器 20反相后的输入信号 18变为逻辑 "0"， 使得清零和延 迟单元 13解除了对第一输出端 16处信号的控制。此时第二输出端 17和第一输出端 16处的信号均为逻辑 " 0"， 从而判断单元 12在其输出端 15输出逻辑 " 1 "， 开始 使存储电路的读操作有效。翻转单元 11在此时受到第二输出端 17处产生的强逻辑 "0" 的影响， 对第一输出端 16产生较弱的翻转逻辑， 当第一输出端 16受此作用 变为逻辑 " 1 " 时， 判断单元 12通过判断第一输出端 16和第二输出端 17处的信号 之间的逻辑关系， 在输出端 15处输出逻辑 "0 " ， 结束存储电路的读操作。 在第 一输出端 16的信号从 "0"变为 " 1 "的过程所花费的时间可以由清零和延迟单元 13提供的延迟能力来确定。 这样， 输出端 15处的信号从变为逻辑 " 1 "到恢复逻 辑 "0" 的时间为丁。

图 5是描述根据本技术的地址变化监测电路的生� �方法的流程图。 根据本技 术的生成方法可以根据特定读取速度来对地址 变化监测电路进行配置。

在步骤 51，提供至少一个或并联的多个清零和延迟单� �� 13， 每个清零和延迟 单元具有第一和第二输入端以及第一和第二输 出端 16和 17，在所述第二输入端接 收输入信号以及在第一输入端接收反相的输入 信号。

在步骤 52，提供翻转单元 11，所述翻转单元 11串联连接在所述第一输出端 16 和所述第二输出端 17之间；

在步骤 53，提供判断单元 12，所述判断单元 12基于所述第一输出端 16上的信 号和所述第二输出端 17上的信号之间的逻辑关系， 输出时序信号；

在步骤 54，提供或电路，所述或电路接收从多个地址� ��化监测电路输出的时 序信号， 输出用于存储器读取操作的时序控制信号。

当地址变化监测电路的输入端 14处的地址信号产生地址信号变化前，即从逻 辑 "0"改变为逻辑 " 1 "之前， 第一输出端 16处的信号处于逻辑 "0 " ， 第二输 出端 17处的信号处于逻辑" 1 "，判断单元 12的输出端 15处的信号处于逻辑" 0"。 当输入端 14处的信号从逻辑 "0"变化成逻辑 " 1 "时， 会迫使第二输出端 17处的 信号变为强逻辑 "0"， 而经过反相器 20反相后的输入信号 18变为逻辑 "0"， 使 得清零和延迟单元 13解除了对第一输出端 16处信号的控制。 此时第二输出端 17 和第一输出端 16处的信号均为逻辑 " 0" ， 从而判断单元 12在其输出端 15输出逻 辑 " 1 " ， 开始使存储电路的读操作有效。 翻转单元 11在此时受到第二输出端 17 处产生的强逻辑 "0 " 的影响， 对第一输出端 16产生较弱的翻转逻辑， 当第一输 出端 16受此作用变为逻辑 " 1 " 时， 判断单元 12通过判断第一输出端 16和第二输 出端 17处的信号之间的逻辑关系， 在输出端 15处输出逻辑 "0" ， 结束存储电路 的读操作。 在第一输出端 16的信号从 "0"变为 " 1 "的过程所花费的时间可以由 清零和延迟单元 13提供的延迟能力来确定。这样，输出端 15处的信号从变为逻辑 " 1 "到恢复逻辑 "0" 的时间为丁。

虽然图 5中按照序号示出了生成清零和延迟单元的步� � 51， 生成翻转单元的 步骤 52、 生成判断单元的步骤 53、 以及生成逻辑或结构的步骤 54， 但是本领域的 普通技术人员应该意识到， 上述的步骤之间并无任何的先后顺序。上述的 附图标 记仅仅是出于描述的目的， 而不是限定这些步骤之间的先后关系。

在如图 5所示的方法中， 可以根据特定读取速度来配置清零和延迟单元 ， 例 如可通过对于清零和延迟单元 13中的模块进行并联配置实现。

图 6示出了根据本技术另一实施例的地址变化监� �电路的示意性框图。如图 6 所示，清零和延迟单元 13中有本征单元 21以及附加单元 22。附加单元的个数可以 为 0， 也可以为若干个。 单元 21和 22及与 22相当的单元之间具有并联关系。 由于 翻转逻辑的强度由翻转单元 11确定， 在此前提下， 所产生的逻辑翻转时间（即存 储电路读操作的有效时间 T) 由清零和延迟单元 13的逻辑延迟能力唯一确定。 根 据本发明的实施例，清零和延迟单元 13中的单元 21及 22等的延迟能力相等，但是 也可以不相等。

当需要配置特定的读取速度 （即读操作的有效时间 T) 时， 只需对清零和延 迟单元 13的延迟能力进行配置，即只需对与本征单元 21并联的附加单元进行个数 或类型上的配置， 无需人工进行电路设计。且该配置为并联配置 ， 既无需修改已 有布局， 也无需修改电路中已有的连接关系， 使得该方法可通过计算机程序快速 实现。

图 7示出了根据本技术的又一实施例的地址变化� �测电路的示意性电路图。 如图 7所示， 清零和延迟单元 13中的本征清零和延迟单元 31包括第一 MOS晶 体管， 例如 NMOS 晶体管， 其栅极接收反相的输入信号， 漏极端作为或连接到 第一输出端子 16;第一电容器，串联连接在第一 MOS晶体管的漏极和源极之间； 第二 MOS晶体管， 例如 NMOS晶体管， 其栅极接收输入信号， 漏极端作为或连 接到第二输出端子， 第二电容器， 串联连接在第二 MOS晶体管的漏极和源极之 间。 图 7所示的单元 31中 NMOS的驱动能力远大于翻转单元 11中反相器的驱 动能力。 另外， 单元 32和 33与单元 31的结构基本上相同， 并且与单元 31在清 零和延迟单元 13中的连接方式相同。

根据本技术实施例的方法可生成不同速度的地 址变化监测电路，满足不同尺 寸的存储电路的要求。 另外， 上述方法可由计算机程序实现， 提高生成不同速度 地址变化监测电路的效率。

如本领域的技术人员可以意识到的那样上述的 清零和延迟单元、 翻转单元、 判断单元既可以由模拟电路实现， 也可以由数字电路实现， 或由模拟及数字混合 电路实现。

另外， 虽然上述实施例中以正逻辑来进行详细描述， 但是本领域的技术人员 可以意识到， 这并不是对本技术的限定， 本技术同样可以用于负逻辑系统中。

另外，在系统方案的硬件和软件实现方式之间 可以存在一些小差别。硬件或 软件的使用一般（但并非总是， 因为在特定情况下硬件和软件之间的选择可能 变 得很重要） 是一种体现成本与效率之间权衡的设计选择。 可以各种手段 （例如， 硬件、 软件和 /或固件） 来实施这里所描述的系统和 /或其他技术， 并且优选的方 案随着所应用的环境而改变。 例如， 如果实现方确定速度和准确性是最重要的， 则实现方可以选择主要为硬件和 /或固件的手段； 如果灵活性是最重要的， 则实 现方可以选择主要是软件的实施方式； 或者， 同样也是可选地， 实现方可以选择 硬件、 软件和 /或固件的特定组合。

以上的详细描述通过使用方框图、 流程图和 /或示例， 已经阐述了设备和 /或 方法的众多实施例。 在这种方框图、 流程图和 /或示例包含一个或多个功能和 /或 操作的情况下， 本领域技术人员应理解， 这种方框图、流程图或示例中的每一功 能和 /或操作可以通过各种硬件、 软件、 固件或实质上它们的任意组合来单独和 / 或共同实现。在一个实施例中，本技术所述主 题的若干部分可以通过专用集成电 路 （ASIC) 、 现场可编程门阵列 （FPGA) 、 数字信号处理器 （DSP) 、 或其他 集成格式来实现。然而， 本领域技术人员应认识到， 这里所公开的实施例的一些 方面在整体上或部分地可以等同地实现在集成 电路中，实现为在一台或多台计算 机上运行的一个或多个计算机程序（例如， 实现为在一台或多台计算机系统上运 行的一个或多个程序），实现为在一个或多个 处理器上运行的一个或多个程序 (例 如， 实现为在一个或多个微处理器上运行的一个或 多个程序） ， 实现为固件， 或 者实质上实现为上述方式的任意组合， 并且本领域技术人员根据本公开，将具备 设计电路和 /或写入软件和 /或固件代码的能力。此外，本领域技术人员� �认识到， 本公开所述主题的机制能够作为多种形式的程 序产品进行分发，并且无论实际用 来执行分发的信号承载介质的具体类型如何， 本技术所述主题的示例性实施例均 适用。信号承载介质的示例包括但不限于：可 记录型介质，如软盘、硬盘驱动器、 紧致盘 （CD) 、 数字通用盘 （DVD) 、 数字磁带、 计算机存储器等； 以及传输 型介质， 如数字和 /或模拟通信介质 （例如， 光纤光缆、 波导、 有线通信链路、 无线通信链路等） 。

本领域技术人员应认识到， 上文详细描述了设备和 /或工艺， 此后使用工程 实践来将所描述的设备和 /或工艺集成到数据处理系统中是本领域的常� �手段。 也即， 这里所述的设备和 /或工艺的至少一部分可以通过合理数量的试� �而被集 成到数据处理系统中。本领域技术人员将认识 到， 典型的数据处理系统一般包括 以下各项中的一项或多项： 系统单元外壳； 视频显示设备； 存储器， 如易失性和 非易失性存储器； 处理器， 如微处理器和数字信号处理器； 计算实体， 如操作系 统、 驱动程序、 图形用户接口、 以及应用程序； 一个或多个交互设备， 如触摸板 或屏幕； 和 /或控制系统， 包括反馈环和控制电机 （例如， 用于感测位置和 /或速 度的反馈； 用于移动和 /或调节成分和 /或数量的控制电机） 。 典型的数据处理系 统可以利用任意合适的商用部件（如数据计算 /通信和 /或网络计算 /通信系统中常 用的部件） 予以实现。

本技术所述的主题有时说明不同部件包含在不 同的其他部件内或者不同部 件与不同的其他部件相连。应当理解， 这样描述的架构只是示例， 事实上可以实 现许多能够实现相同功能的其他架构。 在概念上， 有效地"关联"用以实现相同 功能的部件的任意设置， 从而实现所需功能。 因此， 这里组合实现具体功能的任 意两个部件可以被视为彼此 "关联"从而实现所需功能， 而无论架构或中间部件 如何。同样，任意两个如此关联的部件也可以 看作是彼此"可操作地连接 "或"可 操作地耦合"以实现所需功能， 且能够如此关联的任意两个部件也可以被视为 彼 此"能可操作地耦合"以实现所需功能。 能可操作地耦合的具体示例包括但不限 于物理上可配对和 /或物理上交互的部件，和 /或无线交互和 /或可无线交互的部件， 和 /或逻辑交互和 /或可逻辑交互的部件。

至于本文中任何关于多数和 /或单数术语的使用， 本领域技术人员可以从多 数形式转换为单数形式， 和 /或从单数形式转换为多数形式， 以适合具体环境和 应用。 为清楚起见， 在此明确声明单数形式 /多数形式可互换。

本领域技术人员应当理解， 一般而言， 所使用的术语， 特别是所附权利要求 中（例如，在所附权利要求的主体部分中）使 用的术语，一般地应理解为"开放" 术语 （例如， 术语 "包括"应解释为 "包括但不限于"， 术语 "具有"应解释为 "至少具有"等） 。 本领域技术人员还应理解， 如果意在所引入的权利要求中标 明具体数目， 则这种意图将在该权利要求中明确指出， 而在没有这种明确标明的 情况下， 则不存在这种意图。

以上对本技术的示出示例的描述，包括摘要中 所描述的， 并不希望是穷尽的 或者是对所公开的精确形式的限制。尽管出于 说明性目的在此描述了本技术的特 定实施例和示例，但是在不偏离本技术的更宽 的精神和范围的情况下，各种等同 修改是可以的。 实际上， 应当理解， 特定信号、 电流、 频率、 功率范围值、 时间 等被提供用于说明目的，并且其他值也可以用 在根据本技术教导的其他实施例和 示例中。