Anordnung mit einer Master-Einheit und mehreren Slave-Ein¬ heiten

Die Erfindung betrifft eine Anordnung mit einer Master-Ein¬ heit und mehreren Slave-Einheiten, auf welche die Master-Ein¬ heit mit Adressen über einen Adreß-, Daten- und Steuerlei¬ tungen aufweisenden Bus lesend und/oder schreibend zugreift.

Eine derartige Anordnung ist aus dem Siemens-Katalog ST 54.1, SIMATIC S5, Automatisierungsgeräte, Ausgabe 1994, bekannt. Dort sind in einem Baugruppenträger eines hochverfügbaren Au¬ tomatisierungsgerätes mehrere Master-Einheiten in Form von Zentralbaugruppen über einen parallel ausgeführten Rückwand¬ bus mit mehreren als Digital-Ein/Ausgabe-, Analog-Ein/Aus- gabe-, Signalvorverarbeitungs- oder als Kommunikationsbau¬ gruppen ausgebildeten Slave-Einheiten verbunden. Dabei grei¬ fen die Master-Einheiten auf die Slave-Einheiten mit Adressen zu, welche an Adressierschaltern der Slave-Einheiten einge¬ stellt sind.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, in ei¬ ner Anordnung der eingangs genannten Art die Adreßeinstellung zu vereinfachen. Darüber hinaus ist eine Slave-Einheit zu schaffen, welche für eine einfache Adreßeinstellung durch eine Master-Einheit geeignet ist.

Erfindungsgemäß wird diese Aufgabe im Hinblick auf die Anord- nung mit den im Anspruch 1, im Hinblick auf die Slave-Einheit mit den im Anspruch 6 angegebenen Maßnahmen gelöst.

Die Master-Einheit kann nur in einer freigegebenen Slave-Ein¬ heit eine Adresse einstellen. Eine freigeschaltete Slave-Ein- heit, in welcher die Adreßeinstellung gerade abgeschlossen ist, schaltet das Adreßeinstellsignal der nächsten Slave-Ein¬ heit frei, wodurch die Master-Einheit in diese neu freige-

gebene Slave-Einheit eine Zugriffsadresse einschreiben kann. Auf diese Weise werden die Adreßeinstellsignale der Slave- Einheiten nacheinander zum Einschreiben der jeweiligen Zu¬ griffsadressen freigeschaltet. In einer Ausgestaltung der Erfindung gemäß den im Anspruch 2 angegebenen Maßnahmen adressiert die Master-Einheit während der Adreßeinstellphase die Adreßregister aller Slave-Einhei¬ ten unter einer einheitlichen Adresse. Dabei beaufschlagt die Master-Einheit den Adreßbus mit einer einzigen Adresse und schreibt den nacheinander freigeschalteten Slave-Einheiten die jeweilige Slave-Adresse in das Adreßregister ein. Die Ausgabe lediglich einer Adresse bewirkt eine Verkürzung der Adreßeinstellphase.

Weitere vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den weiteren Unteransprüchen.

Die Erfindung wird insbesondere in Automatisierungsgeräten eingesetzt.

Anhand der Zeichnung, in der ein Ausführungbeispiel der Er¬ findung veranschaulicht ist, werden die Erfindung, deren Aus¬ gestaltungen sowie Vorteile näher erläutert.

Es zeigen Figur 1 ein Prinzipschaltbild eines auf Slave-Einheiten ver¬ teilten Schieberegisters, Figur 2 einen Signalverlauf der im Schieberegister nach Fi¬ gur l vorkommenden Signale, Figur 3 ein Blockschaltbild einer Slave-Einheit.

In Figur 1 sind mit 1, 2, 3, 4 und 5 fünf Slave-Einheiten be¬ zeichnet, welche jeweils mit einem D-Flip-Flop 6, 7 ... 10 versehen sind. Die D-Eingänge der Flip-Flops 6 ... 10 sind an ersten Verbindungspunkten VI angeschlossen, welche mit den ersten Eingängen von UND-Verknüpfungsgliedern 11 ... 15 ver¬ bunden sind und über Pull-Up-Widerstände R an einer 5 V-Be- triebsspannung liegen. Die Q-Ausgänge der Flip-Flops 6 ... 10

sind jeweils an zweiten Verbindungspunkten V2 angeschlossen, welche mit den ersten Verbindungspunkten VI der nächsten Slave-Einheiten 1 ... 5 und mit den invertierenden zweiten Eingängen der UND-Verknüpfungsglieder 11 ... 15 verbunden sind, über deren Ausgänge Adreßeinstellsignale SELl ... SEL5 hier nicht dargestellten Adreßregistern zuführbar sind. Die Rücksetz- und Takteingänge RES, C der D-Flip-Flops 6 ... 10 sind an einer Rücksetz- und einer Taktleitung 16, 17 ange¬ schlossen. Die Wirkungs- und Funktionsweise des auf die Slave-Einheiten 1 ... 5 verteilten Schieberegisters wird anhand des in Fi¬ gur 2 dargestellten Signalverlaufs erläutert. Die in den Fi¬ guren 1 und 2 vorkommenden gleichen Teile sind mit gleichen Bezugszeichen versehen. Zu einem Zeitpunkt tO bringt ein Rücksetzsignal Rs auf der Rücksetzleitung 16 die D-Flip-Flops 6 ... 10 in einen definierten Anfangszustand, wodurch an de¬ ren Verbindungspunkten V2 und an den invertierenden Eingängen der UND-Verknüpfungsglieder 11 ... 15 ein "0"-Pegel wirkt. Die 5 V-Betriebsspannung und der Pull-Up-Widerstand R bewir- ken am "offenen" ersten Verbindungspunkt VI der ersten Slave- Einheit 1 und somit am ersten Eingang des UND-Verknüpfungs- gliedes 11 ein Freigabesignal Ksl mit einem "1"-Pegel. Das UND-Verknüpfungsglied 11 erzeugt aus diesem "1"-Pegel und dem "0"-Pegel am invertierenden Eingang das Adreßeinstellsignal SELl in Form eines "1"-Pegels, wodurch diese Slave-Einheit zur Eintragung einer Slave-Adresse freigeschaltet ist. Eine hier nicht dargestellte Master-Einheit liest die Slave- Adresse aus einer Adreßzuordnungstabelle aus, welche in einem Speicher der Master-Einheit hinterlegt ist, und schreibt die Adresse in das Adreßregister der Slave-Einheit ein. Zu einem Zeitpunkt tl liegt eine positive Flanke eines Taktsignals Ts am Takteingang C des D-Flip-Flops 6 an, welches den "1"-Pegel des Signals Ksl am D-Eingang speichert und den "l"-Pegel an dessen Q-Ausgang in Form eines um eine Taktperiode gegenüber dem Freigabesignal Ksl verzögerten Freigabesignals Ks2 schal¬ tet. Dieser "1"-Pegel liegt am invertierenden Eingang des UND-Verknüpfungsgliedes 11, wodurch das Adreßeinstellsignal

SELl deaktiviert wird. Dagegen aktiviert das UND-Verknüp- fungsglied 12 das Adreßeinstellsignal SEL2, da zum Zeitpunkt tl an dessen ersten Eingang der "1"-Pegel und am invertieren¬ den Eingang ein "0"-Pegel anliegt. Bis zur nächsten positiven Taktflanke des Taktsignals Ts zu einem Zeitpunkt t2 ist die Slave-Einheit 2 zum Einstellen einer dieser Einheit zugeord¬ neten Slave-Adresse freigeschaltet.

Auf die gleiche Art und Weise werden die Slave-Einheiten 3, 4 und 5 freigeschaltet. Dazu werden die Adreßeinstellsignale SEL3, SEL4, SEL5 zu Zeitpunkten t3, t4, t5 durch Verknüpfung der Freigabesignale Ksi (i = 3, 4, 5) an den ersten Verbin¬ dungspunkten VI der Flip-Flops 8, 9, 10 mit den jeweils um eine Taktperiode verschobenen FreigabeSignalen Ksj (j = 4, 5, 6) an den zweiten Verbindungspunkten V2 erzeugt.

Figur 3 zeigt die Slave-Einheit 1 (siehe Figur 1) in Form ei¬ nes Blockschaltbildes, wobei lediglich die zur Erläuterung der Erfindung wesentlichen Bestandteile dargestellt sind. Die Eingänge eines Adreßdecoders ADC sind mit den Adreßleitungen AL eines Systembusses SYB verbunden, dessen Datenleitungen DL auf ein Adreßregister BC der Slave-Einheit führen. Der Sy¬ stembus SYB ist ferner mit Steuerleitungen SL versehen, von denen eine Schreib-Steuerleitung WR am UND-Verknüpfungsglied 11 angeschlossen ist. Dieses UND-Verknüpfungsglied 11, dessen Ausgang mit dem Steuereingang CB des Adreßregisters BC ver¬ bunden ist, weist einen weiteren Eingang auf, welcher über eine Steuerleitung CS mit dem Adreßdecoder ADC kurzgeschlos¬ sen ist. Während der Adreßeinstellphase ist die Schreib- Steuerleitung WR in Form eines "1"-Pegels aktiviert, und der Adreßdecoder ADC erkennt die Adresse des Adreßregisters BC auf den Adreßleitungen AL, wodurch der Decoder ADC auf die Steuerleitung CS einen "1"-Pegel schaltet. Für den Fall, daß das Freigabesignal Ksl - wie beschrieben - einen "1"-Pegel und das Signal Ks2 einen "0"-Pegel aufweist, schaltet das UND-Verknüpfungsglied 11 das Adreßeinstellsignal SELl ("1"- Pegel) auf den Steuereingang CB des Adreßregisters BC, und die von der Master-Einheit auf die Datenleitungen DL ausge-

gebenen Daten werden als Slave-Adresse in das Adreßregister BC eingeschrieben. Das D-Flip-Flop 6 schaltet bei der posi¬ tiven Taktflanke des Taktsignals Ts auf der Taktleitung 17 zum Zeitpunkt tl (Figur 2) den "l"-Pegel an den Q-Ausgang des Flip-Flops 6, wodurch das UND-Verknüpfungsglied 11 den Pegel des Adreßeinstellsignals SELl auf "0" umschaltet. Dieser "0"- Pegel des Adreßeinstellsignals SELl verhindert ein Einschrei¬ ben weiterer Daten in das Adreßeinstellregister BC.