Die Erfindung betrifft eine Anordnung mit mehreren Steck¬ plätzen, die über einen Daten- und Steuerleitungen auf- weisenden Systembus miteinander verbunden sind und in die mindestens eine CPU-Einheit gesteckt ist und mehrere periphere Funktionseinheiten steckbar sind.

In der deutschen Patentanmeldung P 42 39 030.3 ist eine Anordnung vorgeschlagen, in welcher eine zur Ausführung von Lese- und/oder Schreibzugriffen geeignete CPU-Einheit in jeden Steckplatz steckbar ist. Dazu ist die Anordnung versehen mit mehreren Steckplätzen, die über einen Daten- und Steuerleitungen aufweisenden Systembus miteinander verbunden sind, und mit an Verbindungsmittel der Steck¬ plätze geführten AdreGleitungen, von denen jeweils eine an einen Auswahlanschluß eines Steckplatzes angeschlossen ist. Die CPU-Einheit weist Mittel zum Verbinden mit den Adreßleitungen auf, und jede der restlichen Funktions- einheiten ist mit Mitteln zum Verbinden mit dem Auswahl¬ anschluß des Steckplatzes versehen. In dieser Anordnung kann die CPU-Einheit nicht erkennen, ob die Steckplätze mit Funktionseinheiten bestückt sind.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Anordnung der eingangs genannten Art zu schaffen, in welcher die CPU-Einheit mit Funktionseinheiten bestückte Steckplätze erkennt.

Diese Aufgabe wird gelöst durch eine Anordnung mit

- mehreren Steckplätzen, die über einen Daten- und Steuer¬ leitungen aufweisenden Systembus miteinander verbunden sind und in die eine zur Ausführung von Lese- und/oder Schreibzugriffen geeignete CPU-Einheit gesteckt ist und mehrere periphere Funktionseinheiten steckbar sind, welche die CPU-Einheit über Adreßleitungen adressiert, die an ein Potential gelegt sind,

- jeder peripheren Einheit zugeordneten Pegel-Umschalt¬ mitteln, die für den Fall, daß sie ein Steckplatz- Identifizierungssignal der CPU-Einheit während eines Lesezugriffs empfangen, den Pegel der ihr zugeordneten Adreßleitung umschalten.

Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Die erfindungsgemäße Anordnung wird insbesondere in einer speicherprogrammierbaren Steuerung eingesetzt, vorzugsweise in einer speicherprogrammierbaren Steuerung mit einem Zentralgerät und mindestens einem Erweiterungs¬ gerät, die über ein Verbindungskabel miteinander verbunden sind, welches den System- und Adreßbus, die Adreßleitungen und weitere Adreßleitungen zur Adressierung des Erweite¬ rungsgerätes aufweist.

Anhand der Zeichnung, in der ein Ausführungsbeispiel der Erfindung veranschaulicht ist, wird die Erfindung näher erläutert.

Es zeigen

Figur 1 ein Prinzipschaltbild einer Anordnung mit Steck- platzen und

Figur 2 Pegel-Umschaltmittel einer peripheren Einheit.

In Figur 1 sind mit SPl ... SP4 Steckplätze bezeichnet, die über einen mehrere Daten- und Steuerleitungen auf- weisenden Systembus SYB miteinander verbunden sind. In diesen Steckplätzen SPl ... SP4 stecken periphere Ein- heiten PEI, PE2, PE4 und eine zur Ausführung von Lese- und/oder Schreibzugriffen geeignete CPU-Einheit CP, wozu die Steckplätze SPl ... SP4 und die Einheiten entspre- chende Verbindungsmittel, z. B. in Form von Feder- und Messerkontakten, aufweisen. Die Funktionseinheiten PEI, PE2, PE4 und die CPU-Einheit CP sind beliebig in die

Steckplätze SPl ... SP4 steckbar. Dazu sind die Einheiten PEI, PE2, PE4, CP mit Verbindungsmitteln zum Kontaktieren mit einer Steckplatz-Verbindungsleitung JD und mit Aus¬ wahlanschlüssen AN1, AN2, AN4 der Steckplätze SPl, SP2, SP4 und die CPU-Einheit CP mit zusätzlichen Verbindungs¬ mitteln zum Kontaktieren mit Adreßleitungen ALI, AL2, AL3, AL4 versehen, die von Steckplatz zu Steckplatz geführt und jeweils über einen Widerstand R mit einem einem Pegel log. "1" entsprechenden Potential gelegt sind. In der Zeichnung sind die Verbindungen bzw. Anschlüsse in Form schwarzer

Quadrate dargestellt. Die erste Adreßleitung ALI ist über eine Leitung SL1 an den Auswahlanschluß AN1 des Steck¬ platzes SPl angeschlossen. Entsprechend sind die Adre߬ leitungen AL2, AL3, AL4 über Leitungen SL2, SL3, SL4 mit den Auswahlanschlüssen AN2, AN3, AN4 der Steckplätze SP2, SP3, SP4 verbunden. Diese Adreßleitungen ALI ... AL4 sind jeweils über einen Widerstand R an ein einer log. "1" entsprechendes Potential gelegt. Zur Adressierung der peripheren Einheiten PEI, PE2, PE4 erzeugt die CPU-Einheit CP ein Adreßsignal in Form einer log. "0", das über die Adreßleitungen ALI, AL2, AL4 und über die Leitungen SL1, SL2, SL4 den Auswahlanschlüssen AN1, AN2, AN4 zugeführt wird. Die CPU-Einheit CP wird über die Adreßleitung AL3, die Leitung SL3 und den Auswahlanschluß AN3 von weiteren zur Ausführung von Lese- und/oder Schreibzugriffen geeig¬ neten, hier nicht dargestellten Einheiten adressiert.

Im folgenden wird die Funktions- und Wirkungsweise der Anordnung näher erläutert. Es ist angenommen, daß die periphere Einheit PEI nicht gesteckt ist. Die CPU-Einheit CP beaufschlagt zyklisch oder während vorgebbarer Zeiten einer Zeitschaltung der CPU-Einheit CP die Steckplatz- Verbindungsleitung JD mit einem Steckplatz-Identifizie- rungssignal in Form eines Signals log. "1", das den Steck- platzen SPl, ..., SP4 und somit hier nicht dargestellten Pegel-Umschaltmitteln der peripheren Einheiten PE2, PE4 zugeführt wird. Im vorliegenden Beispiel sind nur die

peripheren Einheiten PE2 und PE4 gesteckt, wodurch deren Pegel-Umschaltmittel den Pegel der den Einheiten PE2, PE4 zugeordneten Adreßleitungen AL2, AL4 umschalten. Die CPU-Einheit CP erkennt aufgrund der Pegel der Adreß- leitungen ALI, AL2, AL4, daß lediglich die peripheren

Einheiten PE2, PE4 in den Steckplätzen SP2, SP4 gesteckt sind.

Die Funktions- und Wirkungsweise von Pegel-Umschaltmitteln wird anhand der Figur 2 verdeutlicht. Die in den Figuren 1 und 2 gleichen Teile sind mit gleichen Bezugszeichen ver¬ sehen.

Die periphere Einheit PE2 weist Pegel-Umschaltmittel in Form eines mit Widerständen Rl , R2 beschalteten Transi¬ stors TR auf, dessen Steueranschluß mit der Steckplatz- Verbindungsleitung JD verbunden ist. Der Kollektor des Transistors ist an den Verbindungspunkt eines Eingangs¬ verstärkers EV mit der Adreßleitung AL2 geführt, und der Emitter ist an ein einem Pegel log. "0" entsprechendes

Massepotential angeschlossen. Weitere Teile der periphe¬ ren Einheit PE2 sind für die Erfindung ohne Bedeutung und brauchen daher nicht erläutert werden. Führt die CPU-Einheit CP (Figur 1) dem Transistor TR über die Steck- platz-Verbindungsleitung JD das Steckplatz-Identifizie- rungssignal in Form einer log. "1" zu, so wird der Tran¬ sistor TR leitend und verbindet die Adreßleitung AL2 mit dem Massepotential. Dadurch wird der Pegel auf der Adre߬ leitung AL2 von log. "1" auf log. "0" umgeschaltet. Für den Fall, daß die periphere Einheit PE2 im Steckplatz SP2 nicht gesteckt ist, wird der Pegel auf der Adreßleitung AL2 nicht verändert, da über den Widerstand R die Adre߬ leitung AL2 auf ein einer log. "1" entsprechendes Poten¬ tial gelegt ist.

Im dargestellten Ausführungsbeispiel fragt die CPU-Einheit CP zyklisch oder nach vorgebbaren Zeiten einer Zeitüber-

wachungsschaltung der CPU-Einheit CP die Pegel der Adre߬ leitungen ALI, AL2, AL4 ab. Man kann auch in der Weise vorgehen, daß während eines Lesezugriffs der CPU-Einheit auf die peripheren Einheiten deren Pegel-Umschaltmittel zunächst den Pegel der jeweiligen Adreßleitung ALI, AL2, AL4 und anschließend den Pegel einer Quittungsanzeige¬ leitung umschalten. Der umgeschaltete Pegel auf der Quit¬ tungsanzeigeleitung zeigt der CPU-Einheit CP an, daß der Lesezugriff abgeschlossen ist. Die CPU-Einheit CP erkennt nach abgeschlossenem Lesezugriff sofort, auf welchen Adreßleitungen ALI, AL2, AL4 die Pegel umgeschaltet wurden, die darauf hinweisen, welche Plätze mit Funk¬ tionseinheiten bestückt sind. In diesem Fall ist die Quittungsanzeigeleitung an Verbindungsmittel der Steck- platze SPl, ..., SP4 geführt, und die Einheiten PEI, PE2, PE4, CP weisen Verbindungsmittel zum Kontaktiereπ mit der Quittungsanzeigeleitung auf. Die Pegel-Umschaltmittel weisen außerdem einen weiteren Transistor auf, dessen Kollektor mit der Quittungsanzeigeleitung und dessen Emitter mit dem Massepotential verbunden ist. Dieser

Transistor wird ebenfalls mit dem Steckplatz-Identifizie- rungssignal zeitverzögert angesteuert. Weiterhin ist es möglich, anstatt der Steckplatz-Verbindungsleitung JD zur Übertragung des Steckplatz-Identifizierungssignals eine der Steuer- oder Datenleitungen des Systembusses SYB vorzusehen, womit die Steckplatz-Verbindungsleitung nicht mehr erforderlich ist.