宋阳 (中国上海市徐汇区桂平路680号35栋5楼, Shanghai 3, 200233, CN)
WANG, Yongquan (5th Floor, Building 35No. 680 Guiping Road, Xuhui District, Shanghai 3, 200233, CN)
王永泉 (中国上海市徐汇区桂平路680号35栋5楼, Shanghai 3, 200233, CN)
ZHU, Yaning (5th Floor, Building 35No. 680 Guiping Road, Xuhui District, Shanghai 3, 200233, CN)
朱亚宁 (中国上海市徐汇区桂平路680号35栋5楼, Shanghai 3, 200233, CN)
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SONG, Yang (5th Floor, Building 35No. 680 Guiping Road, Xuhui District, Shanghai 3, 200233, CN)
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| 权利要求 1、 一种实现双频 GPS卫星信号接收机的基带电路结构， 包括信号预处理电路和数个卫 星处理通道， 所述的卫星处理通道的数量与所跟踪的卫星数量一致， 每个卫星处理通道均包 含 L1信号处理电路和 L2信号处理电路， 所述的信号预处理电路实现对输入信号的预处理和 自动增益控制， 且所述的信号预处理电路分别通过所述的 L1信号处理电路和 L2信号处理电 路与该接收机的中央处理模块相连接， 其特征在于， 所述的 L1信号处理电路中包括 L1信号 C/A码处理基带电路模块、 L1信号 P码处理电路模块， 所述的 L2信号处理电路中包括 L2 信号载波跟踪环路模块、 L2信号码跟踪环路模块、 L2信号 W码估计电路模块、 L1信号和 L2信号交叉相乘器 ( 218 )、 L2信号相关器 ( 220 ); 所述的信号预处理电路（239 )通过所述的 L1信号 C/A码处理基带电路模块与所述的中 央处理模块（ 219 )相连接， 且所述的 L1信号 C/A码处理基带电路模块通过所述的 L1信号 P 码处理电路模块与所述的 L1信号和 L2信号交叉相乘器（ 218 )相连接； 所述的信号预处理电路（239 )通过所述的 L2信号载波跟踪环路模块与所述的中央处理 模块（219 )相连接， 且所述的 L2信号载波跟踪环路模块依次通过所述的 L2信号码跟踪环 路模块、 L2信号 W码估计电路模块、 L1信号和 L2信号交叉相乘器（218 )、 L2信号相关器 ( 220 ) 与所述的中央处理模块（219 )相连接； 所述的 L1信号和 L2信号交叉相乘器（ 218 )、 L2信号相关器（ 220 )设置于 FPGA电路 模块内置的 DSP模块中。 2、 根据权利要求 1所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在于， 所述的 FPGA电路模块为 Xilinx公司的 FPGA芯片， 所述的 DSP模块为该 FPGA芯片中的 DSP48A模块。 3、 根据权利要求 2所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在于， 所述的 DSP模块中具有一个 18位加法器（ 227 )、 一个 18位乘法器（ 232 )和一个 48位加法 器（236 )。 4、 根据权利要求 3所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在于， 所述的 L1信号和 L2信号交叉相乘器（ 218 ) 包括 DSP模块内的第一锁存器（ 223 )、 第二锁 存器（ 224 )、 第三锁存器（ 225 )、第四锁存器（ 229 )、第五锁存器（ 233 )、 18位加法器（ 227 )、 18位乘法器（ 232 ), 所述的 L2信号 W码估计电路模块依次通过所述的第一锁存器 （ 223 )、 18位加法器（227 )、 第四锁存器（229 )、 18位乘法器（232 )、 第五锁存器（233 ) 与所述的 L2信号相关器（ 220 )相连接，所述的 L1信号 P码处理电路模块通过所述的第二锁存器（ 224 ) 与所述的 18位加法器（ 227 ) 的输入端相连接， 且所述的 L2信号 W码估计电路模块通过所 述的第三锁存器（225 ) 与所述的 18位乘法器（232) 的输入端相连接。 5、 根据权利要求 4所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在于， 所述的 L1信号和 L2信号交叉相乘器（218) 中还包括第一多路选择器（228), 所述的第一 多路选择器（228) 串接于所述的 18位加法器（227)和第四锁存器（229)之间， 且所述的 第二锁存器（224) 与所述的第一多路选择器（228 ) 的输入端相连接， 所述的第一多路选择 器（228) 的输入选择控制端与所述的 DSP模块的第一模式控制管脚（61)相连接。 6、 根据权利要求 4所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在于， 所述的第三锁存器（225 ) 与所述的 18 位乘法器（232) 的输入端之间还串接有第六锁存器 (231 )。 7、 根据权利要求 3所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在于， 所述的 L2信号相关器（220) 包括 DSP模块内的 48位加法器（236)和第七锁存器（237), 所述的 L1信号和 L2信号交叉相乘器（ 218 ) 的输出端依次通过所述的 48位加法器（ 236 )、 第七锁存器（237)与所述的中央处理模块（219)相连接， 所述的第七锁存器（237)的输出 端与所述的 48位加法器（236) 的输入端相连接。 8、 根据权利要求 7所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在于， 所述的 L2信号相关器（220) 中还包括第八锁存器（226)、 第二多路选择器（234)、 第三多 路选择器（235 ), 所述的第二多路选择器（234) 串联接于所述的 L1信号和 L2信号交叉相 乘器（218) 的输出端与所述的 48位加法器（236)之间， 且所述的第七锁存器（237) 的输 出端与所述的第二多路选择器（234) 的输入端相连接， 所述的第二多路选择器（234) 的输 入选择控制端与所述的 DSP模块的第二模式控制管脚（69)相连接， 所述的第三多路选择器 (235 ) 串联接于所述的第七锁存器（237) 的输出端与所述的 48位加法器（236) 的输入端 之间， 且所述的 L2信号 W码估计电路模块通过所述的第八锁存器（226)与所述的第三多路 选择器（235 ) 的输入端相连接， 所述的第三多路选择器（235 ) 的输入选择控制端与所述的 DSP模块的第三模式控制管脚（70)相连接。 9、根据权利要求 1至 8中任一项所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在于， 所述的 L1信号和 L2信号均为位宽至少为 3比特的 A/D釆样输出信号。 10、根据权利要求 1至 8中任一项所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在于， 所述的 L1信号 C/A码处理基带电路模块包括 L1信号载波跟踪环路模块、 L1 信号码跟踪环路模块和 LI信号相关器（217), 所述的信号预处理电路（239)依次通过所述 的 L1信号载波跟踪环路模块、 L1信号码跟踪环路模块、 L1信号相关器（217) 与所述的中 央处理模块（219)相连接。 11、 根据权利要求 10所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在 于， 所述的 L1信号载波跟踪环路模块包括 L1信号载波数控振荡器（ 200 )和 L1信号复混合 器（201 ), 所述的信号预处理电路（239)通过所述的 L1信号复混合器（201 ) 与所述的 L1 信号码跟踪环路模块相连接， 且所述的 L1信号复混合器（201)通过所述的 L1信号载波数 控振荡器（ 200 ) 与所述的中央处理模块（ 219 )相连接。 12、 根据权利要求 11所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在 于， 所述的 L1信号码跟踪环路模块包括 L1信号码数控振荡器（ 202 )、 十分频器（ 207 )、 C/A 码产生器（209)和第一乘法器（210), 所述的 L1信号码数控振荡器（202)通过所述的十分 频器（207)、 C/A码产生器（209)和第一乘法器（210) 与所述的 L1信号相关器（217)相 连接， 所述的 L1信号复混合器（201)与所述的第一乘法器（210)的输入端相连接， 且所述 的 C/A码产生器（209)分别与所述的 L1信号相关器（217)和中央处理模块（219)相连接。 13、 根据权利要求 12所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在 于， 所述的 L1信号 P码处理电路模块包括 P1码产生器（ 203 )、 第二乘法器（ 208 )、 W1码 周期产生器（211)和 W比特积分器（214), 所述的 L1信号码数控振荡器（202)通过所述 的 P1码产生器（203 )、 W1码周期产生器（211)、 W比特积分器（214)与所述的 L1信号和 L2信号交叉相乘器（ 218 )相连接， 所述的 P1码产生器（ 203 )通过所述的第二乘法器（ 208 ) 与所述的 W比特积分器（214)相连接， 且所述的 L1信号复混合器（201 ) 与所述的第二乘 法器（208) 的输入端相连接， 所述的 P1码产生器（203 ) 与所述的中央处理模块（219)相 连接。 14、根据权利要求 1至 8中任一项所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在于， 所述的 L2信号载波跟踪环路模块包括 L2信号载波数控振荡器（ 205 )和 L2信 号复混合器（204), 所述的信号预处理电路（239)通过所述的 L2信号复混合器（204)与所 述的 L2信号码跟踪环路模块相连接， 且所述的 L2信号复混合器（ 204 )通过所述的 L2信号 载波数控振荡器（205 ) 与所述的中央处理模块（219)相连接。 15、 根据权利要求 14所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在 于， 所述的 L2信号码跟踪环路模块包括 L2信号码数控振荡器（206)、 P2码产生器（213) 和消 P2码电路（ 212 ),所述的 L2信号码数控振荡器（ 206 )依次通过所述的 P2码产生器（ 213 ) 和消 P2码电路（ 212 )与所述的 L2信号 W码估计电路模块相连接，所述的 P2码产生器（ 213 ) 分别与所述的 L2信号 W码估计电路模块和中央处理模块（ 219 )相连接， 且所述的 L2信号 复混合器（204 ) 与所述的消 P2码电路（212 )相连接。 16、 根据权利要求 15所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在 于， 所述的 L2信号 W码估计电路模块包括 W2码周期产生器（ 216 )和 W2码积分器（ 215 ), 所述的 P2码产生器（ 213 )依次通过所述的 W2码周期产生器（ 216 )、 W2码积分器（ 215 ) 与所述的 L1信号和 L2信号交叉相乘器（218 )相连接， 且所述的消 P2码电路（212 ) 与所 述的 W2码积分器（ 215 )相连接。 17、 一种基于权利要求 1所述的基带电路结构实现对 GPSL2信号跟踪的方法， 其特征在 于， 所述的方法包括以下步骤： ( 1 )所述的中央处理模块设置 L1信号 C/A码处理基带电路模块为捕获状态， 通过调整 C/A码和 L1信号载波对 C/A码进行搜索； ( 2 ) 当 C/A码获得捕获后 , 对 C/A码和载波进行牵引并锁定 C/A码环和载波环， 进行 对 L1信号 C/A码的跟踪， 开始跟踪后根据同步头信息确定导航电文起始时间， 接收导航电 文； ( 3 )对所接收的导航电文进行解码， 获得星历、 历书、 时间信息， 并起动 L1信号 P码 处理电路模块中的 P1码产生器（ 203 )； ( 4 )所述的 P1码产生器（ 203 )利用 L1信号 P码的状态信息， 并起动 L2信号码跟踪 环路模块中的 P2码产生器（213 ), 利用 L1信号载波值根据 L1信号与 L2信号载波关系按比 例设置 L2信号载波起始搜索频率； ( 5 )根据 L1信号 C码所得的导航电文确定 L2信号 P码是否由 W码加密， 并据此设置 所述的 DSP模块工作方式为带有 W码加密的工作方式或者不带 W码加密的工作方式。 ( 6 )所述的中央处理模块（ 219 )读取所述的 DSP模块输出的 L2信号通道处理结果数 据， 并根据该处理结果数据控制所述的 L2信号处理电路的调整。 ( 7 )调整 L2信号 P码延时， 搜索 L2信号 P码相关峰值位置， 使得 L2信号 P码获得捕 获； ( 8 ) L2信号 P码获得捕获后 , 对 L2信号 P码进行牵引， 锁定 L2信号-码码环和 L2信 号 P码载波环； ( 9 )输出 L1信号和 L2信号载波相位和载波计数， 并进行后续的数据处理。 |
本发明涉及 GPS导航定位及测量领域， 特别涉及双频 GPS ( Global Positioning System ) 卫星信号接收处理装置技术领域， 具体是指一种实现双频 GPS卫星信号接收机的基带电路结 构及其方法。 背景技术
卫星导航就是接收导航卫星发送的导航定位信 号， 并将导航卫星作为动态已知位置， 实 时地测定在当前位置和速度。 其中涉及 GNSS ( Global Navigation Satellite System, 即全球导 航卫星系统）领域中双频 GPS接收机的 L2信号捕获与跟踪方法。 GPS卫星信号通常釆用伪 随机码（PRN )进行扩频调制。 GPS卫星信号主要有 C/A码（Coarse粗码， 民用码）和 P码
( Precise, 精码）， C/A码加载在 L1载波上， P码分别加载在 L1和 L2载波上， L1的频率为 1575.42 MHz, L2的频率为 1227.6 MHz, C/A码的码率为 1.023 M, P码的码率为 10.23 M。 GPS为美国军方所控制， 当美国军方实行所谓的 AS政策时， 调制在 L1和 L2载波上的信号 则由 P码与保密的 W码异或而成， 被称为 Y码， 目前已知的 W的码率特征为 500 K。 新的 GPS卫星信号还有 L2C和 L5等， 但由于本发明仅涉及调制在 L1和 L2载波上的 C/A码和 Ρ
( Υ )码信号， 故在本文中不对其他信号作讨论。 GPS接收机主要由射频、 基带等相应的电 路和软件构成， 其中基带主要实现伪码及其载波的捕获跟踪， 基带电路可以釆用专用芯片的 方式实现， 也可以在 FPGA (现场可编程逻辑门阵列）等可编程逻辑电路 实现。 相比之下， 后者比前者更灵活， 但后者的运行速度、 功耗与成本之间往往难以取得平衡。 目前， 市场上 双频 GPS接收机的基带电路仍以专用芯片为主，但 FPGA实现的方式也正成为正式产品的可 选方案。
接收机按其处理的信号频率数量可划分为单频 接收机、 双频接收机、 多频接收机等。 按 定位方式也分为单点定位和差分定位， 而利用载波相位定位是精度较高的定位方式， 尤其是 双频或多频载波相位差分定位。 在双频载波相位定位系统中， 需要对 L1和 L2的载波相位进 行精确跟踪及测量。在视界内所有卫星的 GPS射频信号由具有接近于半球形增益覆盖的右 旋 极化天线接收， 这些射频信号经低噪声前置放大器放大后经功 分器分成 L1和 L2两路信号， 这两路信号经过滤波、 变频、 解调后， 通过 A/D变换器转成数字信号送入基带处理器。 基带 处理器首先对输入的 L1和 L2信号进行各通道都必须的和相同的前端处理 处理后的 L1和 L2信号同时送入多个处理通道以实现对多颗卫 的同时跟踪。基带电路主要包括 L1/L2载波 跟踪环路、 C/A码跟踪环路、 C/A码相关电路、 L1-P/L2-P码跟踪环路、 L1-W/L2-W码估计 电路、 L1与 L2相乘电路、 L2相关电路、 测量数据锁存电路等。 对于 C/A码的跟踪釆用的是 常规扩频解扩处理方法， 基带信号经过载波环消除载波后由 C/A码环进行解扩， 解扩电路输 出超前（Early, 即后面的 E )、 即时 （Prompt, 即后面的 P )和滞后 （Late, 即后面的 L )三 种延时信号输出， 超前和滞后输出用来实现 C/A码的跟踪， 而即时信号 P输出用来实现对载 波环的锁定， 同时也提供信噪比的检测和导航数据的识别。 对于 P码而言， 由于 L1-P和 L2-P 被保密的 W码加密成了 Y码， 而保密的 W码对民用用户是未知的， 这就造成了传统的跟踪 方案不能对 L2信号进行直接跟踪。但可以利用 L2信号的一些特征来实现对 L2信号的跟踪， 目前， 已提出的 L2信号跟踪方法主要有 L2平方法、 L1乘 L2互相关方法、 P码辅助平方法、 Z跟踪 L2相位恢复法、 软判决 Z跟踪方法、 最大似然半无码 L2解调方法。
民用双频 GPS接收机的需要根据有限的 W码特征实现对加密的 P码（即 Y码）进行捕 获与跟踪，在此过程中必将导致信号的损失， 所以如何保证对 L2信号处理的质量成为接收机 设计的难点之一。 由于前三种方法是在 P码没有解扩的情况下进行的处理， 所以对信号的损 失很大， 跟踪效果很差， 在低信号强度下很难实现对卫星的跟踪， 不是目前使用的主要方法。 第四种 Z跟踪技术先对 L1-P和 L2-P进行解扩去 P码后，将信号带宽降到 W码带宽 500KHz, 降低了噪声对信号的影响。 再利用 Ll-Ρ和 L2-P附带信息相同的特性， 通过 L1和 L2相乘消 除 W码的影响， 极大提高了系统的性能， 降低了 W码未知带来的损失。 后两方法是在第四 种方法的改进， 通过更复杂的处理达到提高效果的目的。 但是， 这些方法中均需要以复杂的 电路结构和高性能的处理器为代价，不仅成本 高，而且性能难以做到稳定可靠，这样就给 GPS 导航技术的大规模普及应用带来了一定的障碍 。 发明内容
本发明的目的是克服了上述现有技术中的缺点 ，提供一种能够实现 GPS高精度定位功能、 电路结构筒单、 处理过程快捷、 成本较低、 工作性能稳定可靠、 适用范围较为广泛的实现双 频 GPS卫星信号接收机的基带电路结构及其方法。
为了实现上述的目的， 本发明的实现双频 GPS卫星信号接收机的基带电路结构及其方法 下：
该实现双频 GPS卫星信号接收机的基带电路结构， 包括信号预处理电路和数个卫星处理 通道， 所述的卫星处理通道的数量与所跟踪的卫星数 量一致， 通常可以是 12个， 每个卫星处 理通道均包含 L1信号处理电路和 L2信号处理电路， 所述的信号预处理电路实现对输入信号 的预处理和自动增益控制， 且所述的信号预处理电路分别通过所述的 L1信号处理电路和 L2 信号处理电路与该接收机的中央处理模块相连 接，其主要特点是，所述的 L1信号处理电路中 包括 L1信号 C/A码处理基带电路模块、 L1信号 P码处理电路模块， 所述的 L2信号处理电 路中包括 L2信号载波跟踪环路模块、 L2信号码跟踪环路模块、 L2信号 W码估计电路模块、 L1信号和 L2信号交叉相乘器、 L2信号相关器；
所述的信号预处理电路通过所述的 L1信号 C/A码处理基带电路模块与所述的中央处理 模块相连接，且所述的 L1信号 C/A码处理基带电路模块通过所述的 L1信号 P码处理电路模 块与所述的 L1信号和 L2信号交叉相乘器相连接；
所述的信号预处理电路通过所述的 L2信号载波跟踪环路模块与所述的中央处理模 相 连接，且所述的 L2信号载波跟踪环路模块依次通过所述的 L2信号码跟踪环路模块、 L2信号 W码估计电路模块、 L1信号和 L2信号交叉相乘器、 L2信号相关器与所述的中央处理模块相 连接；
所述的 L1信号和 L2信号交叉相乘器、 L2信号相关器设置于 FPGA电路模块内置的 DSP 模块中。
该实现双频 GPS卫星信号接收机的基带电路结构中的 FPGA电路模块为 Xilinx公司的 FPGA芯片， 所述的 DSP模块为该 FPGA芯片中的 DSP48A模块。
该实现双频 GPS卫星信号接收机的基带电路结构中的 DSP模块中具有一个 18位加法器、 一个 18位乘法器和一个 48位加法器。
该实现双频 GPS卫星信号接收机的基带电路结构中的 L1信号和 L2信号交叉相乘器包括 DSP模块内的第一锁存器、 第二锁存器、 第三锁存器、 第四锁存器、 第五锁存器、 18位加法 器、 18位乘法器， 所述的 L2信号 W码估计电路模块依次通过所述的第一锁存器 18位加法 器、 第四锁存器、 18位乘法器、 第五锁存器与所述的 L2信号相关器相连接， 所述的 L1信号 P码处理电路模块通过所述的第二锁存器与所 的 18 位加法器的输入端相连接， 且所述的 L2信号 W码估计电路模块通过所述的第三锁存器与所 的 18位乘法器的输入端相连接。
该实现双频 GPS卫星信号接收机的基带电路结构中的 L1信号和 L2信号交叉相乘器中还 包括第一多路选择器， 所述的第一多路选择器串接于所述的 18位加法器和第四锁存器之间， 且所述的第二锁存器与所述的第一多路选择器 的输入端相连接， 所述的第一多路选择器的输 入选择控制端与所述的 DSP模块的第一模式控制管脚相连接。
该实现双频 GPS卫星信号接收机的基带电路结构中的第三锁 存器与所述的 18位乘法器 的输入端之间还串接有第六锁存器。 该实现双频 GPS卫星信号接收机的基带电路结构中的 L2信号相关器包括 DSP模块内的 48位加法器和第七锁存器， 所述的 L1信号和 L2信号交叉相乘器的输出端依次通过所述的 48位加法器、 第七锁存器与所述的中央处理模块相连接， 所述的第七锁存器的输出端与所述 的 48位加法器的输入端相连接。
该实现双频 GPS卫星信号接收机的基带电路结构中的 L2信号相关器中还包括第八锁存 器、 第二多路选择器、 第三多路选择器， 所述的第二多路选择器串联接于所述的 L1 信号和 L2信号交叉相乘器的输出端与所述的 48位加法器之间， 且所述的第七锁存器的输出端与所 述的第二多路选择器的输入端相连接， 所述的第二多路选择器的输入选择控制端与所 述的 DSP模块的第二模式控制管脚相连接， 所述的第三多路选择器串联接于所述的第七锁 存器的 输出端与所述的 48位加法器的输入端之间，且所述的 L2信号 W码估计电路模块通过所述的 第八锁存器与所述的第三多路选择器的输入端 相连接， 所述的第三多路选择器的输入选择控 制端与所述的 DSP模块的第三模式控制管脚相连接。
该实现双频 GPS卫星信号接收机的基带电路结构中的 L1信号和 L2信号均为位宽至少为 3比特的 A/D釆样输出信号。
该实现双频 GPS卫星信号接收机的基带电路结构中的 L1信号 C/A码处理基带电路模块 包括 L1信号载波跟踪环路模块、 L1信号码跟踪环路模块和 L1信号相关器，所述的信号预处 理电路依次通过所述的 L1信号载波跟踪环路模块、 L1信号码跟踪环路模块、 L1信号相关器 与所述的中央处理模块相连接。
该实现双频 GPS卫星信号接收机的基带电路结构中的 L1信号载波跟踪环路模块包括 L1 信号载波数控振荡器和 L1信号复混合器， 所述的信号预处理电路通过所述的 L1信号复混合 器与所述的 L1信号码跟踪环路模块相连接， 且所述的 L1信号复混合器通过所述的 L1信号 载波数控振荡器与所述的中央处理模块相连接 。
该实现双频 GPS卫星信号接收机的基带电路结构中的 L1信号码跟踪环路模块包括 L1 信号码数控振荡器、 十分频器、 C/A码产生器和第一乘法器， 所述的 L1信号码数控振荡器通 过所述的十分频器、 C/A码产生器和第一乘法器与所述的 L1信号相关器相连接， 所述的 L1 信号复混合器与所述的第一乘法器的输入端相 连接，且所述的 C/A码产生器分别与所述的 L1 信号相关器和中央处理模块相连接。
该实现双频 GPS卫星信号接收机的基带电路结构中的 L1信号 P码处理电路模块包括 P1 码产生器、 第二乘法器、 W1码周期产生器和 W比特积分器， 所述的 L1信号码数控振荡器 通过所述的 P1码产生器、 W1码周期产生器、 W比特积分器与所述的 L1信号和 L2信号交 叉相乘器相连接，所述的 P1码产生器通过所述的第二乘法器与所述的 W比特积分器相连接， 且所述的 L1信号复混合器与所述的第二乘法器的输入端 连接， 所述的 P1码产生器与所述 的中央处理模块相连接。
该实现双频 GPS卫星信号接收机的基带电路结构中的 L2信号载波跟踪环路模块包括 L2 信号载波数控振荡器和 L2信号复混合器， 所述的信号预处理电路通过所述的 L2信号复混合 器与所述的 L2信号码跟踪环路模块相连接， 且所述的 L2信号复混合器通过所述的 L2信号 载波数控振荡器与所述的中央处理模块相连接 。
该实现双频 GPS卫星信号接收机的基带电路结构中的 L2信号码跟踪环路模块包括 L2 信号码数控振荡器、 P2码产生器和消 P2码电路， 所述的 L2信号码数控振荡器依次通过所述 的 P2码产生器和消 P2码电路与所述的 L2信号 W码估计电路模块相连接， 所述的 P2码产 生器分别与所述的 L2信号 W码估计电路模块和中央处理模块相连接， 且所述的 L2信号复 混合器与所述的消 P2码电路相连接。
该实现双频 GPS卫星信号接收机的基带电路结构中的 L2信号 W码估计电路模块包括 W2码周期产生器和 W2码积分器， 所述的 P2码产生器依次通过所述的 W2码周期产生器、 W2码积分器与所述的 L1信号和 L2信号交叉相乘器相连接，且所述的消 P2码电路与所述的 W2码积分器相连接。
该基于上述的基带电路结构实现对 GPSL2信号跟踪的方法， 其主要特点是， 所述的方法 包括以下步骤：
( 1 )所述的中央处理模块设置 L1信号 C/A码处理基带电路模块为捕获状态， 通过调整 C/A码和 L1信号载波对 C/A码进行搜索；
( 2 ) 当 C/A码获得捕获后 , 对 C/A码和载波进行牵引并锁定 C/A码环和载波环， 进行 对 L1信号 C/A码的跟踪， 开始跟踪后根据同步头信息确定导航电文起始 时间， 接收导航电 文；
( 3 )对所接收的导航电文进行解码， 获得星历、 历书、 时间信息， 并起动 L1信号 P码 处理电路模块中的 P1码产生器；
( 4 )所述的 P1码产生器利用 L1信号 P码的状态信息， 并起动 L2信号码跟踪环路模块 中的 P2码产生器， 利用 L1信号载波值根据 L1信号与 L2信号载波关系按比例设置 L2信号 载波起始搜索频率；
( 5 )根据 L1信号 C码所得的导航电文确定 L2信号 P码是否由 W码加密， 并据此设置 所述的 DSP模块工作方式为带有 W码加密的工作方式或者不带 W码加密的工作方式。 ( 6 )所述的中央处理模块读取所述的 DSP模块输出的 L2信号通道处理结果数据， 并根 据该处理结果数据控制所述的 L2信号处理电路的调整。
( 7 )调整 L2信号 P码延时， 搜索 L2信号 P码相关峰值位置， 使得 L2信号 P码获得捕 获；
( 8 ) L2信号 P码获得捕获后 , 对 L2信号 P码进行牵引， 锁定 L2信号-码码环和 L2信 号 P码载波环；
( 9 )输出 L1信号和 L2信号载波相位和载波计数， 并进行后续的数据处理。
釆用了该发明的实现双频 GPS卫星信号接收机的基带电路结构及其方法， 由于其中基于 FPGA的双频 GPS接收机基带电路实现， 综合性能、 实现复杂度、 功耗和成本上的考虑， 在 对信号进行多比特釆样的基础之上， 在解扩去除 P码后利用 W码的周期信息， 在 W码周期 上进行积分， 分别在 L1信号和 L2信号上实现对 W码的估计； 然后基于 FPGA内置的 DSP 模块能进行多比特高速数字信号处理的特点， 通过将 L1与 L2的估计 W码相乘以消除未知 W码和调制数据的影响， 从而实现对 L2信号的跟踪， 不仅大大提高了系统的速度和性能， 同时大大降低了整个系统实现的规模， 有效降低了成本， 同时进一步提高了接收机的抗干扰 性能， 从而在明显地提高系统的性能的基础之上降低 了对 FPGA资源的消耗， 不仅电路结构 筒单， 而且处理过程快捷， 成本较低， 工作性能稳定可靠， 适用范围较为广泛。 附图说明
图 1为本发明的双频 GPS接收机的整体电路组成框图。
图 2为本发明的实现双频 GPS卫星信号接收机的基带电路结构整体结构示 意图。
图 3为本发明的实现双频 GPS卫星信号接收机的基带电路结构中利用 DSP模块部分的 电路结构示意图。
图 4为本发明的基于基带电路结构实现对 GPSL2信号跟踪的方法的整体流程图。 具体实施方式
为了能够更清楚地理解本发明的技术内容， 特举以下实施例详细说明。
请参阅图 1至图 3所示， 该实现双频 GPS卫星信号接收机的基带电路结构， 包括信号预 处理电路和数个卫星处理通道， 所述的卫星处理通道的数量与所跟踪的卫星数 量一致， 通常 可以为 12个。
同时， 需要指出的是， 本发明中的基带部分信号经过预处理后被同时 送入 12个卫星处理 通道， 此处 12个通道是完全相同的， 可以根据需要和 FPGA容量扩展或缩小通道数量。 由于 12个通道结构完全相同， 仅是为了同时跟踪不同的卫星， 所以本发明中只讨论一个通道的结 构。 图 1中给出的是一个卫星处理通道的结构图， 重叠的方框表示 12个通道的其它通道， 而 一个通道中包含两路信号处理电路， 即 L1信号处理电路和 L2信号处理电路。
其中， 每个卫星处理通道均包含 L1信号处理电路和 L2信号处理电路， 所述的信号预处 理电路实现对输入信号的预处理和自动增益控 制， 且所述的信号预处理电路分别通过所述的 L1 信号处理电路和 L2信号处理电路与该接收机的中央处理模块相 接， 其中， 所述的 L1 信号处理电路中包括 L1信号 C/A码处理基带电路模块、 L1信号 P码处理电路模块， 所述的 L2信号处理电路中包括 L2信号载波跟踪环路模块、 L2信号码跟踪环路模块、 L2信号 W码 估计电路模块、 L1信号和 L2信号交叉相乘器 218、 L2信号相关器 220;
所述的信号预处理电路 239通过所述的 L1信号 C/A码处理基带电路模块与所述的中央 处理模块 219相连接，且所述的 L1信号 C/A码处理基带电路模块通过所述的 L1信号 P码处 理电路模块与所述的 L1信号和 L2信号交叉相乘器 218相连接；
所述的信号预处理电路 239通过所述的 L2信号载波跟踪环路模块与所述的中央处理模 219相连接， 且所述的 L2信号载波跟踪环路模块依次通过所述的 L2信号码跟踪环路模块、 L2信号 W码估计电路模块、 L1信号和 L2信号交叉相乘器 218、 L2信号相关器 220与所述 的中央处理模块 219相连接；
所述的 L1信号和 L2信号交叉相乘器 218、 L2信号相关器 220设置于 FPGA电路模块内 置的 DSP模块中。
其中， 所述的 L1信号 C/A码处理基带电路模块包括 L1信号载波跟踪环路模块、 L1信 号码跟踪环路模块和 L1信号相关器 217, 所述的信号预处理电路 239依次通过所述的 L1信 号载波跟踪环路模块、 L1信号码跟踪环路模块、 L1信号相关器 217与所述的中央处理模块 219相连接。
所述的 L1信号载波跟踪环路模块包括 L1信号载波数控振荡器 200和 L1信号复混合器 201 , 所述的信号预处理电路 239通过所述的 L1信号复混合器 201与所述的 L1信号码跟踪 环路模块相连接， 且所述的 L1信号复混合器 201通过所述的 L1信号载波数控振荡器 200与 所述的中央处理模块 219相连接。
所述的 L1信号码跟踪环路模块包括 L1信号码数控振荡器 202、十分频器 207、 C/A码产 生器 209和第一乘法器 210,所述的 L1信号码数控振荡器 202通过所述的十分频器 207、 C/A 码产生器 209和第一乘法器 210与所述的 L1信号相关器 217相连接， 所述的 L1信号复混合 器 201与所述的第一乘法器 210的输入端相连接， 且所述的 C/A码产生器 209分别与所述的 LI信号相关器 217和中央处理模块 219相连接。
所述的 L1信号 P码处理电路模块包括 P1码产生器 203、 第二乘法器 208、 W1码周期产 生器 211和 W比特积分器 214,所述的 L1信号码数控振荡器 202通过所述的 P1码产生器 203、 W1码周期产生器 211、 W比特积分器 214与所述的 L1信号和 L2信号交叉相乘器 218相连 接，所述的 P1码产生器 203通过所述的第二乘法器 208与所述的 W比特积分器 214相连接， 且所述的 L1信号复混合器 201与所述的第二乘法器 208的输入端相连接， 所述的 P1码产生 器 203与所述的中央处理模块 219相连接。
该实现双频 GPS卫星信号接收机的基带电路结构中， 所述的 L2信号载波跟踪环路模块 包括 L2信号载波数控振荡器 205和 L2信号复混合器 204, 所述的信号预处理电路 239通过 所述的 L2信号复混合器 204与所述的 L2信号码跟踪环路模块相连接， 且所述的 L2信号复 混合器 204通过所述的 L2信号载波数控振荡器 205与所述的中央处理模块 219相连接。
所述的 L2信号码跟踪环路模块包括 L2信号码数控振荡器 206、 P2码产生器 213和消 P2 码电路 212,所述的 L2信号码数控振荡器 206依次通过所述的 P2码产生器 213和消 P2码电 路 212与所述的 L2信号 W码估计电路模块相连接， 所述的 P2码产生器 213分别与所述的 L2信号 W码估计电路模块和中央处理模块 219相连接，且所述的 L2信号复混合器 204与所 述的消 P2码电路 212相连接。
所述的 L2信号 W码估计电路模块包括 W2码周期产生器 216和 W2码积分器 215 , 所 信号和 L2信号交叉相乘器 218相连接，且所述的消 P2码电路 212与所述的 W2码积分器 215 相连接。
其中， 所述的 FPGA电路模块为 Xilinx公司的 FPGA芯片， 所述的 DSP模块为该 FPGA 芯片中的 DSP48A模块；所述的 DSP模块中具有一个 18位加法器 227、一个 18位乘法器 232 和一个 48位加法器 236。
同时， 所述的 L1信号和 L2信号交叉相乘器 218包括 DSP模块内的第一锁存器 223、 第 二锁存器 224、 第三锁存器 225、 第四锁存器 229、 第五锁存器 233、 18位加法器 227、 18位 乘法器 232, 所述的 L2信号 W码估计电路模块依次通过所述的第一锁存器 223、 18位加法 器 227、 第四锁存器 229、 18位乘法器 232、 第五锁存器 233与所述的 L2信号相关器 220相 连接，所述的 L1信号 P码处理电路模块通过所述的第二锁存器 224与所述的 18位加法器 227 的输入端相连接， 且所述的 L2信号 W码估计电路模块通过所述的第三锁存器 225与所述的 18位乘法器 232的输入端相连接。 所述的 LI信号和 L2信号交叉相乘器 218中还包括第一多路选择器 228 , 所述的第一多 路选择器 228 串接于所述的 18位加法器 227和第四锁存器 229之间， 且所述的第二锁存器 224与所述的第一多路选择器 228的输入端相连接， 所述的第一多路选择器 228的输入选择 控制端与所述的 DSP模块的第一模式控制管脚 61相连接。
所述的第三锁存器 225与所述的 18位乘法器 232的输入端之间还串接有第六锁存器 231。 不仅如此，所述的 L2信号相关器 220包括 DSP模块内的 48位加法器 236和第七锁存器 237, 所述的 L1信号和 L2信号交叉相乘器 218的输出端依次通过所述的 48位加法器 236、 第七锁存器 237与所述的中央处理模块 219相连接， 所述的第七锁存器 237的输出端与所述 的 48位加法器 236的输入端相连接。
所述的 L2信号相关器 220中还包括第八锁存器 226、 第二多路选择器 234、 第三多路选 择器 235 , 所述的第二多路选择器 234串联接于所述的 L1信号和 L2信号交叉相乘器 218的 输出端与所述的 48位加法器 236之间，且所述的第七锁存器 237的输出端与所述的第二多路 选择器 234的输入端相连接， 所述的第二多路选择器 234的输入选择控制端与所述的 DSP模 块的第二模式控制管脚 69相连接， 所述的第三多路选择器 235 串联接于所述的第七锁存器 237的输出端与所述的 48位加法器 236的输入端之间， 且所述的 L2信号 W码估计电路模块 通过所述的第八锁存器 226与所述的第三多路选择器 235的输入端相连接， 所述的第三多路 选择器 235的输入选择控制端与所述的 DSP模块的第三模式控制管脚 70相连接。
同时， 该实现双频 GPS卫星信号接收机的基带电路结构中的 L1信号 （L1 )和 L2信号 ( L2 ) 均为位宽至少为 3比特的 A/D釆样输出信号。
在实际使用当中， 请参阅图 1所示， 其为双频 GPS接收机的电路组成框图。 由天线 231、 功分器 232、 L1射频电路 233和 L2射频电路 234构成本发明的前端射频电路部分。 时钟 244 同时向射频电路和基带电路 240提供标准时钟。 经 L1射频电路 233和 L2射频电路 234下变 频及解调后的正交信号通过 A/D转换器 235-238转换成正交数字基带信号 63-66送入基带处 理电路 240。 在釆样速率大于 2倍带宽的情况下， 对于宽带高斯噪声信号的釆样， 1比特、 2 比特和 3比特 ADC的损耗分别是 1.96dB、 0.55dB和 0.16dB。 超出 3比特的量化方案对信号 损耗的改善是很小的， 在本发明中釆用了 3比特或高于 3比特的量化方案， 也即 A/D釆样输 出信号 63 ~ 66的位宽为 3比特或高于 3比特， 为方便起见， 后续讨论均以 3比特为例。 进入 基带的数字基带信号 63-66首先进入信号预处理电路 239。信号预处理电路主要完成自动增益 控制电路的信号釆样和通道共用的信号处理工 作。 处理之后的信号分成 L1 ( 67、 68 )和 L2 ( 69、 70 ) 两路分别送给 L1处理电路 241和 L2处理电路 242。 L1处理电路 241和 L2处理 电路 242构成了单通道卫星处理电路 243 , 根据可视卫星数量及其分布的需要本发明设计 有 12个卫星处理通道和一个噪声功率估计通道。 但本发明不仅限于具有 12个卫星处理通道的 设计， 根据需要和未来卫星发射信号的变化可以调整 卫星处理通道的数量及各通道的跟踪方 法， 以满足系统对未来发展的需要。 整个基带电路 240与射频电路共用时钟 244产生的时钟 信号 CLK 1。 各通道处理的信号和相应的控制信号 72 ~ 74与 CPU 219交互完成整个 GPS双 频接收机的信号处理功能。
在请参阅图 2所示， 其为本发明的基带电路整体结构示意图。 由 L1载波 NCO ( Number Control Oscillation数控振荡器） 200、 L1复混合器 201、 L1码 NCO 202、 10分频器 207、 C/A 码产生器 209、 乘法器 210和 L1相关器 217组成 LI C/A码信号处理电路。 由 P1码产生器 203、 乘法器 208、 W1码周期产生器 211和 W bit积分器 214构成 L1-P码前端处理电路， 产 生 L1_W码估计信号 43。 由 L2复混合器 204、 L2载波 NCO 205、 L2码 NCO 206、 消 P2码 电路 212、 P2码产生器 213、 W2码周期产生器 216和 W2码积分器 215构成 L2-P码处理电 路。 产生 L2_W码估计信号， 信号分为正交输出的超前（Early ) 31、 即时 （Prompt ) 32、 滞 后 （Late ) 33信号 （即 EPL信号）。 交叉相乘器 218完成 L1W和 L2W码的对消功能， 实现 对未知 W码的消除， 然后经由 C/A码周期信号 （ Epoch ) 50的控制由 L2相关器 220对信号 进行积分， 最终信号送由微处理器（CPU ) 219进行处理。
整个双频 GPS接收机中实现对 L2跟踪的主要功能位于 L1与 L2乘法器电路， 通过对滤 波后的 L1和 L2两路信号的相乘实现对加密 P码的消除， 从而实现对 L2的跟踪。 在 FPGA 的逻辑电路中实现加法设计时对系统资源的需 求将随着位宽的增加而迅速增加， 而且加法位 宽的增加还将导致 FPGA内部设计的最大时钟速度严重下降。 如果要在 FPGA中实现与加法 相应位宽的乘法器， 这种对资源的消耗和最大时钟速度的降低将比 实现加法器更为严重。 在 本发明中， 在前端釆用了不同于其他 1 ~ 2比特方案的 3比特釆样方案， 这样在信号处理的后 端部分， 关键的消除 W码影响电路中的 L1与 L2相乘部分的位宽已达到了 6 ~ 8位， 积分电 路则为 16位累加。这时如釆用普通的加法和乘法电路 计将极大地消耗 FPGA逻辑资源和降 低 FPGA的最高时钟速度， 从而影响整个系统的性能。 然而在本发明中这部分电路刚好可以 通过 FPGA电路中所带有的 DSP模块实现。 DSP模块实现的是筒单的数字信号处理功能， 以 目前市场上 Xilinx公司在 FPGA芯片内部设计的 DSP48A为例， 其中包括 1个 18位加法器、 一个 18位乘法器、 一个 48位加法器、 以及相应位置的数据锁存器和进位逻辑等。 通过控制 DSP的内部连接方式可以实现积分功能。 由于 DSP模块属于固化在 FPGA中的电路， 具有 FPGA设计的最高速度， 也不会占用 FPGA的逻辑资源， 在本发明中釆用这些模块将会获得 最佳的性能和最低的资源消耗。
再请参阅图 3所示， 其中给出了本发明中 DSP的使用方式。 在本发明中， 将实现复杂的 L1与 L2相乘消 W码电路和最终的 L2输出积分器放在 DSP中实现。本发明为了最大限度的 减少量化的损失和提高系统的性能， 前端电路中釆用 3比特的量化。 请参阅图 2所示， 以 L1 通道为例， L1载波 NCO 200、 L1码 NCO 202、 P1码产生器 203、 C/A码产生器 209、 分频 器 207和 W1码周期产生器 211的设计与输入信号 L1I 3和 L1Q 4的比特数无关， 均为根据 系统需要固定的设计。乘法器 208和乘法器 210由于分别与 1比特输出的信号 16与 27相乘， 实际的实现电路仅为反向器电路，对系统规模 没什么影响。 实际与输入相关的只有 L1复混合 器 201、 L1相关器 217和 W bit积分器 214。 L1载波 NCO 200的输出信号 17和 Q8为 2比特 量化数据， L1复混合器的输出 11和 12对于 2比特和 3比特量化输出的信号输出均为 4比特 位宽， 仅对于 1比特量化输入， 输出才为 3比特位宽。 如果利用 FPGA中的存储器 RAM资 源， 复混合器可以通过筒单的逻辑门和锁存器实现 。 而整个系统对存储器资源的使用量非常 小， 通常 FPGA提供的存储器资源远远大于设计上的需要 从而还能进一步减少对 FPGA逻 辑单元容量的需求。 可以看出釆用 3比特量化相比于 2比特和 1 比特量化在 L1相关器 217 之前并没有增加多少实现的规模。 而 L1相关器为了保证足够的余量和与 CPU接口的设计， 通常都为 16位累加器， 16位累加器对于 3比特量化输出位宽也已经足够了。 从而可以看出 釆用 3比特量化输出的设计对 L1通道没有增加过多规模。 对于 L2通道前端电路与 L1通道 有相似的情况， 在此不做过多说明。
本发明将资源使用最大的 LlxL2电路 218和 L2相关器 220放到了 FPGA固有的模块 DSP 中实现。 釆用带有的 DSP模块的 FPGA并没有占用 FPGA自身的可编程逻辑单元， 而是作为 功能模块不管使用与否都存在的。 如在 FPGA逻辑单元中实现多位乘法器和加法器， 其速度 将随着位宽的增加下降严重， 而固化在 DSP中的乘法器却不受位宽的影响， 并具有最快的速 度。 DSP的输入位宽为 18位， 远远超出了 3比特量化产生的输入位宽， 不存在提高前端输入 信号位宽导致的后续电路位宽不够的情况。因 此，本设计将占用最多资源的实现电路放到 DSP 中， 不仅可以提高系统的速度和性能。 也可以大大降低整个系统实现的规模， 规模的降低将 直接导致成本的降低。 釆用此设计可以节省三分之一左右的 FPGA设计规模， 釆用相应低规 模的 FPGA降低的成本是非常可观的。 此外， 釆用 3比特量化输入， 通过 AGC电路的控制 也可以增加系统的抗干扰性能。 1 比特量化的接收机对 CW连续波干扰是无能为力的， 至少 需要 2比特是量化输入才能提供抗 CW连续波干扰的能力。 釆用 3比特的量化可以进一步提 高接收机的抗干扰性能。 另外 3比特量化还可以降低量化损失， 提高信号质量， 提高信噪比。 3比特量化相比 2比特可以减少 0.29dB的损失， 相对 1比特可以减少 1.8dB的损失。 关于抗 干扰能力和减少量化损失可以参看以下参考文 献：
《GPS 原理与应用》（第二版）， 寇艳红译， 电子工业出版社， P187 ~ 190 (英文原版： Understanding GPS: Principles and Applications, Second Edition, Elliott D. Kaplan, Christopher J. Hegarty )
其中给出了量化损失和抗干扰的筒单论述。
通过上述分析可以看出，本发明中釆用 3比特量化方案和釆用 FPGA固有 DSP模块处理 复杂相关器电路的方式在可以明显地提高系统 的性能的基础之上降低了对 FPGA 资源的消 耗。
接收机收到的 GPS信号由前端射频电路的功分器分成 L1和 L2两路， 然后经 A/D转换 后进入基带电路。 L1信号经 L1I 3和 L1Q 4进入 L1复混合器 201 , 与 L1载波 NCO 200产生 的本地载波信号进行相乘， 消除输入信号的残留载波。 L 1载波 NCO 200和 L 1复混合器 201 组成载波环路， 时钟信号来自 SCLK 1 , 载波步进受微处理器（CPU ) 219控制。 ms信号 2 控制 L1载波 NCO 200的数据锁存速度， 产生 L1载波相位信号 9给微处理器 219。 微处理器 根据 L1相关器输出的 I CA 40、 QCA 41和 I CAE 42信号控制载波环路的锁定。 L1码 NCO 202、 分频器 207、 C/A码产生器 209和乘法器 210构成码跟踪环路。 L1码 NCO 202步进受微处理 器 219控制产生 10.23MHz的 P码速率信号 10, 经过分频器 207产生 C/A码产生器 209所需 的 1.023MHz信号， 控制 C/A码的产生。 产生的 C/A码 27与 L1复混合器 201产生的正交信 号 IBB 11和 QBB 12相乘消除同相分量上的 C/A码， 完成 C/A码的解扩工作。 C/A码输出 26 产生 ms 2锁存时刻的码相位信息， 送至微处理器 219进行解码运算。 同样， 微处理器 219根 据 L1相关器的输出信号控制码 NCO环路的锁定。 以上电路构成了 C/A码的处理基带电路。
P1码产生器 203、 乘法器 208、 W1码周期产生器 211和 W bit积分器 214构成了 L1-P 码处理电路。 L1码 NCO 202产生的 10.23MHz时钟信号 10提供给 P1码产生器 203产生 P 码信号 16, 同时 P1码产生器 203还产生 W1码周期产生器 211 的同步控制信号 17, 控制 W1码周期产生器的复位。 W1码周期产生器 211产生用来加密 P码的 W码周期信号， 此信 号仅能反映 W码的变化周期， 并不是真正用来加密的 W码。 乘法器将来自 L1复混合器 201 的输出 QBB 13与 L1-P码信号 16相乘， 消除 L1正交分量中的 P码信号， 完成对 L1-P码的 解扩工作。 输出信号 WL1 14进入 W bit积分器在 W1码周期产生器 211的控制下进行积分， 完成对 L1_W码的滤波， 实现对 L1_W码的估计输出 L1_W 43。
图 2中的下半部分实现对 L2-P码处理工作。 L2载波 NCO 205和 L2复混合器 204与微 处理器 219构成 L2信号的载波跟踪环。正交输出的 L2I 5和 L2Q 6与 L2载波 NCO 205产生 的本地载波信号 I 21和 Q 22送入 L2复混合器 204 ,生成零载波正交基带信号 IBB 19和 QBB 20。 L2码 NCO 206、 P2码产生器 213和消 P2码 212电路构成 L2码跟踪环路。 L2码 NCO 206 产生 P2码产生器 213所需的 10.23MHz码时钟， 码产生器产生的 L2-P码信号 25与 L2复混 合器 204产生的正交信号在消 P2码 212电路中相乘完成 L2-P码的解扩，同时产生超前 WL2E 31、 即时 WL2P 32和滞后 WL2L 33信号。 W2码周期产生器 216和 W2码积分器 215构成 L2W码估计电路。 产生超前 L2_W E37、 即时 L2_W P38和滞后 L2_W L39估计信号。 Ll xL2 电路 218完成 L1_W码估计信号和 L2_W码估计信号的相乘操作，实现对未知的 W码信号和 加载的数据信号的消除。 产生的超前 L2 E44、 即时 L2 P45和滞后 L2 L46信号进入 L2相关 器 220 , 相关器的输出超前 E47、 即时 P48和滞后 L49提供给孩 ί处理器 219完成对 L2载波环 和码环的锁定。
对 L2信号的跟踪重点在于对未知 W码的消除。 整体思想是基于卫星发射的 L1和 L2信 号上面附带的 Ρ码的 W码相同，从而使用对 L1上的 W码估计与 L2上的 W码估计相乘消除 L2上 W码的方案。 在基带进入端 L1和 L2的接收信号 Ρ码部分可写为：
LP, (n) = P{n) · W{n) - D{n) - Cos(Qn + ψ), i = \, 2 式中， 为 P码； W(n)为 W码; 为调制数据； Ω为残留载波； 为相角； 《为釆 样点。 经过复混合器消除残留载波和解扩电路消除 Ρ码后， 接收信号可写为：
LP i {n) = W{n) - D{n) ί = \, 2
系统通过 W比特（ bit )积分器在 W码周期上进行积分， 实现对 W码的最优估计。 然后， 通过 Ll x L2电路 218交叉相乘完成对 L2上加密 W码的调制 D码的消除。 最终经由 L2相关 器 220实现对 L2的观测输出 EPL。 W2码积分器 215、 Ll xL2电路 218和 L2相关器 220可 以通过配置 DSP的内部连接实现， 一块 DSP模块可以实现一路数据计算。 设计中对整个 L2 载波环和码环的跟踪需要 6种测试数据（即正交输出的超前、 即时和滞后测试信号）， 因此每 一路卫星跟踪通道需要六块 DSP实现。
再请参阅图 3所示， 其为釆用 DSP模块设计的 L2相关电路， 图中仅给出了设计中 6路 数据输出中的一路信号， 为了便于本文说明对实际 DSP电路结构做了部分筒化。 图 3电路通 过 Mode[0 ~ 2]脚的设置可以实现带有 W码的 L2P码信号处理和不带 W码的 L2P码信号处理 两种功能。 P码信号是否进行过 W码加密， 可以通过解码导航电文上的数据获得。 可以看出 DSP模块主要包括 1个 18比特加法器 227、 1个 18比特乘法器 232、 1个 48比特加法器 236、 3个多路选择器（228、 234、 235 )和若干锁存器构成。 输入信号 WL2 52为消 P2码电路 212 输出 6路信号的任何一路， 6路信号分别送入 6片 DSP模块实现消 W码和 L2相关运算。 WL2 信号 52通过 W bit积分器 222后的信号 53分两路进入 DSP模块 A和 C输入端，并按输入端 位宽做相应的扩展。 WL1信号 14通过 W bit积分器 214后的信号 43为 6路 DSP模块共用信 号， 同时送入 6路本通道 DSP模块的 B脚。 WL2P_Q信号 51为消 P2码电路 212输出 WL2P 32的 Cos分量。 D 223-226为相应 DSP模块输入脚的锁存电路。 加法器 227实现 L1_W估计 信号与 L2_W估计信号的相加操作， 多路选择器 228根据第一模式控制管脚（Mode[0] ) 61 的控制选择锁存器 D 229的输入是和信号 58还是 B脚锁存信号 55。 如果选择加法器的输出 58可以实现最大似然算法，而选择锁存器 D 224的输出 55实现常规 Z跟踪算法。锁存器 D229 的输出 60与 L2_W 53通过锁存器的信号 62在乘法器 232相乘后， 由锁存器 D 233锁存送入 多路选择器 234。 同时 C脚输入的 L2_W 53信号通过锁存器 D226 送入多路选择器 235。 加 法器 236对分别来自多路选择器 234的信号 66和多路选择器 235的信号 67求和， 由锁存器 D237锁存并由 DSP模块的 P脚输出。 同时输出信号也分别送入多路选择器 234和 235。 当多 路选择器 234选择锁存器 D 233输出信号 64作为输出， 多路选择器 235选择 P脚输出信号 68作为输出时， 本电路实现的是带有 W码加密 L2P码处理电路。 当多路选择器 234选择信 号 68作为输出， 多路选择器 235选择信号 48作为输出时， 本电路实现的是对不带 W码加密 的 L2P码处理电路。 DSP模块最后端的加法器 236在两种方式中均与相应电路设计成相关器 电路（即通过积分电路实现）。
再请参阅图 4所示， 该基于上述的基带电路结构实现对 GPSL2信号跟踪的方法， 其中包 括以下步骤：
( 1 )所述的中央处理器设置 L1 信号 C/A码处理基带电路模块为捕获状态， 通过调整 C/A码和 L1信号载波对 C/A码进行搜索；
( 2 ) 当 C/A码获得捕获后 , 对 C/A码和载波进行牵引并锁定 C/A码环和载波环， 进行 对 L1信号 C/A码的跟踪， 开始跟踪后根据同步头信息确定导航电文起始 时间， 接收导航电 文；
( 3 )对所接收的导航电文进行解码， 获得星历、 历书、 时间信息， 并起动 L1信号 P码 处理电路模块中的 P1码产生器 203;
( 4 )所述的 P1码产生器 203利用 L1信号 P码的状态信息， 并起动 L2信号码跟踪环路 模块中的 P2码产生器 213 , 利用 L1信号载波值根据 L1信号与 L2信号载波关系按比例设置 L2信号载波起始搜索频率；
( 5 )根据 L1信号 C码所得的导航电文确定 L2信号 P码是否由 W码加密， 并据此设置 所述的 DSP模块工作方式为带有 W码加密的工作方式或者不带 W码加密的工作方式。
( 6 )所述的中央处理模块 219读取所述的 DSP模块输出的 L2信号通道处理结果数据， 并根据该处理结果数据控制所述的 L2信号处理电路的调整。
( 7 )调整 L2信号 P码延时， 搜索 L2信号 P码相关峰值位置， 使得 L2信号 P码获得捕 获；
( 8 ) L2信号 P码获得捕获后 , 对 L2信号 P码进行牵引， 锁定 L2信号 P码码环和 L2 信号 P码载波环；
( 9 )输出 L1信号和 L2信号载波相位和载波计数， 并进行后续的数据处理。
在实际使用当中， 系统对实现对 GPS L2信号的跟踪过程请参阅图 4, 整个跟踪流程主要 分成九步：
第一步 300——设置 L1C/A码为捕获状态， 通过调整 C/A码和 L1载波对 C/A码进行 搜索， C/A码包含 1023状态， 与载波构成二维搜索。
第二步 301 ——获得捕获后， 对 C/A码和载波进行牵引并锁定 C/A码环和载波环， 实 现对 L1C/A码跟踪。 开始跟踪后根据同步头信息确定导航电文起始 时间， 接收导航电文。
第三步 302——对导航电文进行解码， 获得星历、 历书、 时间等信息， 并起动 L1-P码。 第四步 303—— P码由四个伪码产生器构成， 当 L1-P码起动后， L2-P码相应状态可以 从 L1-P码产生器获得。 此时， 从 L1-P码产生器复制状态信息， 起动 L2-P码产生器， 利用 L1载波值根据 L1与 L2载波关系设置 L2载波起始搜索频率， 由于有 L1载波辅助， L2不需 要对载波进行盲搜索。
第五步 304——根据由 L1C码所得的导航电文确定 L2P码是否由 W码加密，并据此设 置 DSP工作于带有 W码加密的工作方式或不带 W码加密的工作方式。
第六步 305——微处理器读取 DSP模块输出的 L2通道处理结果数据，并根据计算结果 控制 L2电路的调整。
第七步 306—— 由于电离层延时对 L1与 L2不同， 需要调整 L2-P码延时， 搜索 L2-P 码相关峰值位置， 使 L2-P码获得捕获。
第八步 307——获得捕获后 , 对 L2-P码进行牵引， 锁定 L2-P码码环和锁定 L2-P码载 波环。
第九步 308——输出 L1和 L2载波相位和载波计数， 供后续的数据处理。
以上所给出的双频 GPS接收机 L2信号处理电路的实现方案， 根据以上方案可以辅以相 应控制程序和后续算法可以实现双频 GPS接收机的整体设计。 釆用了上述的实现双频 GPS 卫星信号接收机的基带电路结构及其方法， 由于其中基于 FPGA的双频 GPS接收机基带电路实现， 综合性能、 实现复杂度、 功耗和成本上的考虑， 在 对信号进行多比特釆样的基础之上， 在解扩去除 P码后利用 W码的周期信息， 在 W码周期 上进行积分， 分别在 L1信号和 L2信号上实现对 W码的估计； 然后基于 FPGA内置的 DSP 模块能进行多比特高速数字信号处理的特点， 通过将 L1与 L2的估计 W码相乘以消除未知 W码和调制数据的影响， 从而实现对 L2信号的跟踪， 不仅大大提高了系统的速度和性能， 同时大大降低了整个系统实现的规模， 有效降低了成本， 同时进一步提高了接收机的抗干扰 性能， 从而在明显地提高系统的性能的基础之上降低 了对 FPGA资源的消耗， 不仅电路结构 筒单， 而且处理过程快捷， 成本较低， 工作性能稳定可靠， 适用范围较为广泛。
在此说明书中， 本发明已参照其特定的实施例作了描述。 但是， 很显然仍可以作出各种 修改和变换而不背离本发明的精神和范围。 因此， 说明书和附图应被认为是说明性的而非限 制性的。