DIVISEUR DE FREQUENCE BINAIRE

La présente invention concerne un diviseur de fréquence binaire à logique câblée recevant un signal d'entrée de fréquence déterminée et fournissant un signal de sortie ayant une fréquence inférieure à la fréquence d ' entrée .

Les diviseurs de fréquence binaire à logique câblée sont avantagés par leur structure simple, peu coûteuse à implémenter et occupant une faible surface de silicium. La contrepartie de cette simplicité est qu'ils présentent diverses limitations. Notamment, la période du signal de sortie qu'ils fournissent ne peut être incrémentëe que par une valeur constante égale à la période du signal d'entrée qui leur est appliqué. De même, le rapport cyclique du signal de sortie n'est pas tout à fait constant et est fonction de la valeur d'une consigne de division qui leur est appliquée.

Ceci sera mieux compris en se référant à la figure IA qui représente la structure classique d'un diviseur de fréquence binaire DIVFl. Le diviseur est agencé ici pour fournir un signal de sortie ayant un rapport cyclique de 0,5 et fonctionne sous 4 bits. Il comprend un compteur binaire CMPT, un diviseur DIV2 , deux comparateurs synchrones CPl, CP2 et une bascule asynchrone RSl de type RS. Le compteur CMPT est cadencé par un signal d'entrée CKO de fréquence FO et fournit une valeur de comptage VAL qui est incrémentée à chaque front montant du signal CKO . La valeur de comptage VAL est appliquée sur une entrée de chaque comparateur CPl, CP2. Le comparateur CPl reçoit sur une seconde entrée une valeur de seuil REFl et le comparateur CP2 reçoit sur une seconde entrée une valeur de seuil REF2. La valeur de seuil REFl est égale à Bl/2 et est fournie par le diviseur DIV2 à partir de la

consigne Bl. La valeur de seuil REF2 est égale à la consigne Bl.

Comme représenté sur la figure IB, le diviseur DIV2 est un circuit asynchrone à décalage qui effectue une division par 2 de la consigne Bl en effectuant un décalage à droite des bits b3, b2, bl, bo de la consigne sans report après la virgule, de sorte que l'erreur d'arrondi sur la valeur de seuil REFl est égale à 1 pour un chiffre impair et est égale à 0 pour un chiffre pair. Le comparateur CPl fournit un signal de contrôle DETl synchronisé avec les fronts descendants du signal CKO et le comparateur CP2 fournit un signal de contrôle DET2 également synchronisé avec les fronts descendants du signal CKO. Le signal DETl est appliqué sur l'entrée R de la bascule RSl (entrée de remise à zéro) et le signal DET2 appliqué sur l'entrée S de la bascule RSl (entrée de mise à 1) . Le signal DET2 est appliqué sur une entrée INl du compteur CMPT en tant que signal de réinitialisation à 1 du compteur. Le signal de sortie CK2, de fréquence F2=FO/B1, est fourni par une sortie Q de la bascule RSl.

La figure 2 représente la forme des signaux CK2, DETl, DET2 et la valeur de comptage VAL en fonction du signal d'entrée, pour une consigne Bl égale à 8 (soit 1000 en binaire) . Le signal CK2 passe à 0 lorsque le signal de contrôle DETl passe à 1 et passe à 1 lorsque le signal de contrôle DET2 passe à 1, en synchronisation avec les fronts descendants du signal CKO, tandis que la réinitialisation à 1 de la valeur de comptage intervient sur front montant du signal CKO, comme son incrémentation.

En raison de l'erreur d'arrondi sur la division binaire, le rapport cyclique du signal de sortie CK2 est exactement égal à 0,5 pour une valeur paire de la consigne B (exemple représenté) mais se trouve décalé d'une période TO du signal CKO (T0=l/F0) pour les valeurs impaires de la consigne. En effet, la division par 2 d'une valeur impaire sans report après la virgule donne

le même résultat que la division par 2 de la valeur paire précédente. Par exemple, la division de 4 (0100) donne 2

(0010) et la division de 5 (0101) donne également 2

(0010) puisque le bit de poids faible de la consigne est supprimé par le décalage à droite. La précision du rapport cyclique est donc fonction de la période TO du signal d'entrée CKO et de la consigne de division. Plus la consigne de division est élevée, plus l'erreur sur le rapport cyclique est faible . Par ailleurs, le pas de la période T2 du signal de sortie CK2 (incrément minimal) est égal à la période TO du signal d'entrée. En effet si la consigne Bl passe d'une valeur B à une valeur B+l, la période T2 du signal de sortie CK2 passe de B*T0 à (B+l) *T0 soit B*T0+T0. Le pas en fréquence correspondant, égal à F0/B ² +B, est également dépendant de la fréquence d'entrée FO bien qu'il soit non linéaire et fonction de la valeur B de la consigne Bl.

Etant donné que la consommation électrique d'un tel diviseur augmente proportionnellement avec la fréquence d'entrée FO, il est souhaitable, dans la pratique, de choisir une fréquence FO qui soit aussi faible que possible pour une fréquence de sortie F2 qui est généralement déterminée par un cahier des charges . Ainsi, de façon générale, la fréquence minimale FO à appliquer à 1 ' entrée du diviseur est déterminée en fonction des caractéristiques du signal de sortie CK2.

Par exemple, dans le cadre de la réalisation d'un circuit intégré sans contact RFID de type passif conforme à la spécification industrielle EPC™-GEN2 ("Radio- Frequency Identity Protocols Class-1 Génération-2 - UHF RFID Protocol for Communications afc 860 MHz - 960 MHz") , les auteurs de la présente invention ont été confrontés à la nécessité de prévoir un circuit diviseur de fréquence fournissant un signal de sortie CK2 ayant un rapport cyclique compris entre 0,4 et 0,6, dont la période peut

être ajustée par pas de 200 ns et ayant une période minimale T2 de 1,2 microseconde.

Un pas de 200 ns pour la période du signal de sortie impose ainsi une période TO du signal d'entrée de 200 ns, soit une fréquence d'entrée FO de 5 MHz (1/T0) . La période minimale T2 de 1,2 microsecondes correspond à une fréquence F2 de 833 KHz et impose une consigne de division égale à 6. Avec une consigne de division minimale égale à 6, l'erreur maximale sur le rapport cyclique, pour la consigne de valeur impaire la plus proche de 6, soit 7, est d'une demi-période du signal d'entrée sur sept périodes au total, soit une erreur de 7% entrant dans la fourchette de tolérance définie par le cahier des charges. Toutefois, une fréquence d'entrée FO de 5 MHz est une fréquence très élevée impliquant une consommation électrique non négligeable, peu compatible avec une application à un transpondeur passif qui s'alimente électriquement à partir d'un champ électrique ambiant émis par un lecteur de circuit intégré sans contact .

Ainsi, la présente invention vise un procédé de division de fréquence binaire et une structure de diviseur de fréquence binaire qui permette de diminuer la fréquence d'entrée sans perte de précision en ce qui concerne la finesse du pas en fréquence et l'erreur sur le rapport cyclique.

Cet objectif est atteint par la prévision d'un procédé pour diviser la fréquence d'un signal d'entrée et fournir un signal de sortie ayant une fréquence inférieure à la fréquence d'entrée, comprenant les étapes consistant à : définir une consigne de division, définir une première valeur de seuil et une seconde valeur de seuil qui sont fonction de la consigne de division, incrémenter une valeur de comptage au rythme du signal d'entrée, comparer la valeur de comptage avec la première valeur de seuil et avec la seconde valeur de seuil et produire, en synchronisation avec des fronts de variation

d'un premier type du signal d'entrée, un premier signal de contrôle et un deuxième signal de contrôle, le procédé comprenant en outre les étapes consistant à produire au moins un troisième signal de contrôle décalé d'une demi- période du signal d'entrée par rapport à l'un des premier ou second signaux de contrôle, et générer le signal de sortie à partir de signaux de contrôle choisis en fonction de la valeur d'au moins un bit de plus faible poids de la consigne de division, de manière à ajuster la période du signal de sortie ou le rapport cyclique du signal de sortie avec une précision au moins égale à la demi-période du signal d'entrée.

Selon un mode de réalisation, le procédé comprend les étapes consistant à produire un troisième signal de contrôle décalé d'une demi-période du signal d'entrée par rapport au premier signal de contrôle, produire un quatrième signal de contrôle décalé d'une demi-période du signal d'entrée par rapport au deuxième signal de contrôle, produire un cinquième signal de contrôle de fréquence égale à la moitié de la fréquence du signal de sortie, et générer le signal de sortie à partir de signaux de contrôle choisis parmi les quatre signaux de contrôle en fonction de la valeur d'au moins deux bits de plus faible poids de la consigne de division et de la valeur du cinquième signal de contrôle.

Selon un mode de réalisation, le procédé comprend une étape consistant à réinitialiser cycliquement la valeur de comptage à 0 ou à 1 en fonction de la valeur des bits de plus faible poids de la consigne de division et de la valeur du cinquième signal de contrôle.

Selon un mode de réalisation, le signal de sortie est contrôlé au moyen d'un circuit à logique câblée asynchrone recevant en entrée les cinq signaux de contrôle et au moins le bit de plus faible poids de la consigne de division, et fournissant des signaux de mise à 0 et de mise à 1 du signal de sortie.

Selon un mode de réalisation, la fréquence du signal de sortie est égale à la fréquence du signal d'entrée divisée par la consigne de division et multipliée par deux, la première valeur de seuil est égale au résultat de la division binaire par 4 de la consigne de division, sans report après la virgule, et la seconde valeur de seuil est égale au résultat de la division binaire par 2 de la consigne de division, sans report après la virgule . Selon un mode de réalisation, la fréquence du signal de sortie est égale à la fréquence du signal d'entrée divisée par la consigne de division, la première valeur de seuil est égale au résultat de la division binaire par 2 de la consigne de division, sans report après la virgule, et la seconde valeur de seuil est égale à la consigne de division.

L'invention concerne également un diviseur de fréquence binaire à logique câblée, recevant un signal d'entrée ayant une fréquence déterminée et fournissant un signal de sortie ayant une fréquence inférieure à la fréquence d'entrée, et comprenant une entrée pour recevoir une consigne de division, un compteur cadencé par le signal d'entrée, contenant une valeur de comptage, - des moyens pour fournir une première et une seconde valeurs de seuil en fonction de la consigne de division, des moyens pour comparer la valeur de comptage aux première et seconde valeurs de seuil et fournir des premier et deuxième signaux de contrôle synchronisés avec des fronts de variation d'un premier type du signal d'entrée, des moyens pour fournir au moins un troisième signal de contrôle décalé d'une demi-période du signal d'entrée par rapport à l'un des premier ou second signaux de contrôle, et des moyens de contrôle pour générer le signal de sortie à partir de signaux de contrôle choisis en fonction de la valeur d'au moins un bit de plus faible poids de la consigne de division, de telle sorte que le pas de la période du signal de sortie ou le rapport

cyclique du signal de sortie peut être ajusté avec une précision au moins égale à la demi-période du signal d ' entrée .

Selon un mode de réalisation, le diviseur comprend des moyens pour fournir un troisième signal de contrôle décalé d'une demi-période du signal d'entrée par rapport au premier signal de contrôle, des moyens pour fournir un quatrième signal de contrôle décalé d'une demi-période du signal d'entrée par rapport au deuxième signal de contrôle, des moyens pour produire un cinquième signal de contrôle de fréquence égale à la moitié de la fréquence du signal de sortie, et les moyens de contrôle sont agencés pour générer le signal de sortie à partir de signaux de contrôle choisis parmi les quatre signaux de contrôle en fonction de la valeur d'au moins deux bits de plus faible poids de la consigne de division et de la valeur du cinquième signal de contrôle.

Selon un mode de réalisation, les moyens de contrôle fournissent des signaux pour réinitialiser cycliquement le compteur avec une valeur de comptage égale à 0 ou égale à 1 en fonction de la valeur des bits de plus faible poids de la consigne de division et de la valeur du cinquième signal de contrôle.

Selon un mode de réalisation, les moyens de contrôle comprennent un circuit à logique câblée asynchrone recevant en entrée les cinq signaux de contrôle et au moins le bit de plus faible poids de la consigne de division, et fournissant des signaux de mise à 0 et de mise à 1 du signal de sortie. Selon un mode de réalisation, le diviseur comprend un premier diviseur binaire pour fournir la première valeur de seuil à partir de la consigne de division, un second diviseur binaire pour fournir la seconde valeur de seuil à partir de la consigne de division, un premier comparateur logique synchronisé avec les fronts de variation du premier type du signal d'entrée, fournissant le premier signal de contrôle lorsque la valeur de

comptage est égale à la première valeur de seuil, un second comparateur logique synchronisé avec les fronts de variation du premier type du signal d'entrée, fournissant le second signal de contrôle lorsque la valeur de comptage est égale à la seconde valeur de seuil, une première bascule synchronisée avec des fronts de variation d'un second type du signal d'entrée, recevant le premier signal de contrôle et fournissant le troisième signal de contrôle, une seconde bascule synchronisée avec les fronts de variation du second type du signal d'entrée, recevant le second signal de contrôle et fournissant le quatrième signal de contrôle, et un diviseur par deux synchronisé avec les fronts de variation du second type du signal d'entrée, recevant le troisième signal de contrôle et fournissant le cinquième signal de contrôle.

Selon un mode de réalisation, la fréquence du signal de sortie est égale à la fréquence du signal d'entrée divisée par la consigne de division et multipliée par deux, la première valeur de seuil est égale au résultat de la division binaire par 4 de la consigne de division sans report après la virgule, et la seconde valeur de seuil est égale au résultat de la division binaire par 2 de la consigne de division sans report après la virgule.

Selon un mode de réalisation, la fréquence du signal de sortie est égale à la fréquence du signal d'entrée divisée par la consigne de division, la première valeur de seuil est égale au résultat de la division binaire par 2 de la consigne de division, sans report après la virgule, et la seconde valeur de seuil est égale à la consigne de division.

L'invention concerne également un circuit intégré, notamment un transpondeur passif, comprenant un diviseur selon l'invention.

Selon un mode de réalisation, le signal d'entrée du diviseur est un signal d'horloge interne, le diviseur est

agencé pour fournir un signal de sortie dont la fréquence est égale à la fréquence d'entrée divisée par la consigne de division et multipliée par deux, et la consigne de division est fournie par un circuit de comptage du nombre de périodes du signal d'horloge interne intervenant pendant la durée d'un événement externe, divisée par une valeur prédéterminée .

Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un diviseur binaire selon l ' invention, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :

- les figures IA, IB précédemment décrites représentent respectivement un diviseur de fréquence binaire classique et un détail de réalisation d'un élément du diviseur, la figure 2 est un chronogramme représentant des signaux ou des valeurs binaires apparaissant dans le diviseur de fréquence de la figure IA,

- la figure 3 représente un diviseur de fréquence binaire selon 1 ' invention,

- la figure 4 est une vue plus détaillée de la structure de certains éléments présents dans le diviseur de fréquence selon 1 ' invention,

- la figure 5 est une table de vérité décrivant le fonctionnement d'un bloc de contrôle logique présent dans le diviseur de fréquence selon 1 ' invention, la figure 6 est un chronogramme représentant des signaux ou des valeurs binaires apparaissant dans le diviseur de fréquence selon 1 ' invention, - la figure 7 représente schématiquement la structure d'un transpondeur UHF, et

- la figure 8 représente un circuit de synchronisation d'horloge présent dans le transpondeur de la figure 7 et comprenant un diviseur de fréquence selon l'invention. Une première limitation technique d'un diviseur binaire classique tel que représenté en figure IA est imposée par la nécessité de synchroniser les étapes

d'incrémentation de la valeur de comptage VAL et les étapes de production des signaux de contrôle DETl, DET2. Pour cette raison, la valeur de comptage VAL est incrémentée sur front montant du signal d'entrée CKO tandis que les signaux de contrôle DETl, DET2 sont fournis sur front descendant du signal CKO (ou vice- versa) . Comme le signal de sortie CK2 est généré à partir des signaux de contrôle DETl, DET2, les variations du signal de sortie (fronts montants et fronts descendants) sont nécessairement synchronisées sur des fronts d'un même type du signal d'entrée, ici des fronts descendants. Il en résulte que le rapport cyclique du signal de sortie CK2 et la période T2 du signal de sortie CK2 ne peuvent être ajustés avec une précision meilleure que la période TO du signal d'entrée CKO.

Selon un premier aspect de 1 ' invention, on propose de réaliser un diviseur de fréquence recevant un signal d'entrée CKl de fréquence Fl et fournissant un signal de sortie CK2 de fréquence F2 en utilisant des signaux de contrôle supplémentaires qui sont décalés d'une demi- période du signal d'entrée par rapport aux signaux de contrôle classiques DETl, DET2. Le signal de sortie CK2 est généré en utilisant à la fois les signaux de contrôle supplémentaires et les signaux de contrôle DETl, DET2. Une telle caractéristique permet d'ajuster à la demi- période près les intervalles de temps s ' écoulant entre les fronts de variation montants et descendants du signal de sortie, pour ajuster la période du signal de sortie ou le rapport cyclique du signal de sortie avec une précision d'une demi-période du signal d'entrée.

Plus particulièrement, cette caractéristique offre deux possibilités :

- ajuster le rapport cyclique à la demi-période près pour corriger l'erreur d'arrondi apparaissant avec les consignes de division de valeur impaire, sans modifier le pas de la période T2 du signal de sortie, ou

- ajuster la période T2 du signal de sortie à la demi- période près du signal d'entrée CKl et fournir une fréquence de sortie F2 égale à la fréquence d'entrée divisée par la consigne de division et multipliée par 2, soit F2=2*Fl/B, "B" étant la valeur de la consigne de division, sans augmenter l'erreur sur le rapport cyclique

(pour une fréquence de sortie identique) .

La seconde possibilité, formant le second aspect de 1 ' invention, est très avantageuse dans des applications où la consommation électrique du diviseur doit être réduite. En effet, comme cela a été vu plus haut, le pas dT de la période T2 du signal de sortie, généralement fixé par un cahier des charges, impose dans un diviseur classique une fréquence minimale égale à 1/dT à l'entrée du diviseur. Toutefois, si la fréquence de sortie F2 est égale à 2F1/B au lieu de Fl/B, le pas dT impose alors une fréquence d'entrée minimale égale à l/2*dT, soit la moitié de la fréquence d'entrée minimale d'un diviseur classique. Le diviseur peut donc être cadencé par un signal d'entrée dont la fréquence est divisée par deux, pour un signal de sortie identique.

La figure 3 représente la structure d'un diviseur de fréquence DIVF2 mettant en œuvre les deux aspects de l'invention. Le diviseur DIVF2 comprend un compteur CMPT cadencé par un signal d'entrée CKl de fréquence Fl, deux comparateurs logiques synchrones CPl, CP2 et une bascule asynchrone RSl de type RS dont la sortie Q fournit un signal CK2 de fréquence F2 formant le signal de sortie du diviseur. La valeur de comptage VAL présente dans le compteur CMPT, ici de quatre bits, est appliquée sur une entrée du comparateur CPl et sur une entrée du comparateur CP2. Le comparateur CPl reçoit sur une seconde entrée une valeur de seuil REFl et le comparateur CP2 reçoit sur une seconde entrée une valeur de seuil REF2, les valeurs de seuils étant également codées sur quatre bits . Le comparateur CPl fournit un signal de contrôle DETl et le

comparateur CP2 fournit un signal de contrôle DET2. Les signaux DETl, DET2 sont synchronisés ici avec les fronts descendants du signal d'entrée CKl tandis que la valeur de comptage VAL est incrémentée en synchronisation avec les fronts montants du signal CKl.

Selon 1 ' invention, le diviseur de fréquence comprend un bloc synchrone FFB fournissant deux signaux de contrôle supplémentaires SDETl, SDET2. Le signal SDETl est décalé d'une demi-période du signal CKl par rapport au signal DETl et le signal SDET2 est décalé d'une demi- période du signal CKl par rapport au signal DET2.

Les signaux DETl, DET2, SDETl et SDET2 sont appliqués à un bloc logique asynchrone ALCT qui génère, à partir de ces signaux, des signaux SET et RST. Le signal SET est appliqué sur l'entrée S de la bascule RSl en tant que signal de mise à 1, tandis que le signal RST est appliqué sur l'entrée R de la bascule RSl en tant que signal de remise à 0. Le signal SET permet ainsi de mettre à 1 le signal de sortie CK2 (front montant) et le signal RST permet de le mettre à 0 (front descendant) .

Le circuit logique ALCT peut ainsi ajuster les fronts montants du signal de sortie CK2 avec une précision d'une demi-période du signal d'entrée CKl. De même, il peut ajuster les fronts descendants du signal de sortie CK2 avec une précision d'une demi-période du signal CKl .

Le diviseur, comprend également un diviseur binaire DIV4 effectuant une division par 4 sans report après la virgule, et un diviseur binaire DIV2 effectuant une division par 2 sans report après la virgule. Par ailleurs, le bloc FFB fournit un signal de phase PH au bloc logique ALCT et le bloc logique ALCT applique au compteur CMPT deux signaux STO, STl de réinitialisation distincts. Le signal STO permet de réinitialiser le compteur avec la valeur 0 (soit 0000 en binaire) et le signal STl permet de réinitialiser le compteur avec la valeur 1 (soit 0001 en binaire) . Enfin, le bloc logique

ALCT reçoit également les deux derniers bits bl bO de la consigne de division B2, qu'il utilise pour générer les signaux SET, RST, STO et STl d'une manière décrite par le tableau 1 ci-après ainsi que par la figure 5. Le diviseur DIV4 reçoit la consigne de division B2 et effectue deux décalages à droite, par aiguillage des bits b3, b2 de la consigne B2 vers les bits bl, bO du résultat B2/4, tout en mettant à 0 les bits b3, b2 du résultat. Le diviseur DIV2 fournit ainsi la valeur B2/4 avec une erreur d'arrondi portant sur les deux bits de poids faible de la consigne Bl. Le résultat B2/4 est appliquée au comparateur CPl en tant que valeur de seuil REFl.

Le diviseur DIV2, dont la structure est représentée en figure IB, reçoit également la consigne B2 et effectue un décalage à droite des bits b3, b2, bl de la consigne B2, en mettant à 0 le bit b4 du résultat B2/2. Le diviseur DIV2 fournit ainsi la valeur B2/2 avec une erreur d'arrondi portant sur le bit de plus faible poids de la consigne de division.

La valeur B2/4 est appliquée au comparateur CPl en tant que valeur de seuil REFl et la valeur B2/2 est appliquée au comparateur CP2 en tant que valeur de seuil REF2. La figure 4 représente un exemple de réalisation des comparateurs CPl , CP2 et du bloc synchrone FFB .

Le comparateur CPl comprend un comparateur asynchrone ACPl recevant les valeurs VAL et B2/4, et une bascule de synchronisation FFl dont l'entrée d'horloge H reçoit le signal d'entrée CKl et déclenche la bascule FFl sur front descendant du signal CKl. Le comparateur ACPl fournit un signal de contrôle DETIa sur l'entrée D de la bascule FFl . La sortie Q de la bascule FFl fournit le signal de contrôle DETl, qui est synchronisé avec les fronts descendants du signal CKl (la sortie Q recopiant l'entrée D à chaque front descendant) .

De façon similaire le comparateur CP2 comprend un comparateur asynchrone ACP2 recevant les valeurs VAL et B2/2, et une bascule de synchronisation FF2 dont l'entrée d'horloge reçoit le signal CKl et déclenche la bascule FF2 sur front descendant du signal CKl. Le comparateur asynchrone ACP2 fournit un signal de contrôle asynchrone DET2a et la sortie Q de la bascule FF2 fournit le signal de contrôle DET2 qui est synchronisé avec les fronts descendants du signal CKl. Le bloc FFB comprend trois bascules synchrones FF3, FF4, FF5. Les bascules FF3 , FF4 se déclenchent lorsque leur entrée d'horloge H reçoit un front montant et la bascule FF5 se déclenche lorsque son entrée d'horloge H reçoit un front descendant. , La bascule FF3 reçoit le signal CKl sur son entrée d'horloge H et reçoit le signal DETl sur son entrée D. Sa sortie Q fournit le signal de contrôle SDETl. Ainsi, le signal DETl est recopié sur la sortie Q avec une demi- période de retard, à chaque front montant du signal CKl, pour former le signal SDETl.

La bascule FF4 reçoit le signal CKl sur son entrée d'horloge H et reçoit le signal DET2 sur son entrée D. Sa sortie Q fournit le signal de contrôle SDET2. Ainsi, le signal DET2 est recopié sur la sortie Q avec une demi- période de retard, à chaque front montant du signal CKl, pour former le signal SDET2.

La bascule FF5 forme un diviseur par 2 , sa sortie inversée /Q étant connectée à son entrée D. Son entrée d'horloge H reçoit le signal SDET2 et sa sortie Q fournit le signal PH. Le signal PH est donc synchronisé au signal SDET2 et passe alternativement à 0 ou à 1 à chaque front descendant du signal SDETl.

Comme cela apparaît dans le tableau 1, le signal PH permet au bloc logique ALCT de générer les signaux SET, RST de contrôle du signal de sortie en deux phases distinctes, chaque phase ayant la même durée que la période T2 du signal de sortie, afin de contrôler avec

précision le positionnement temporel des fronts montants et descendants du signal de sortie CK2.

Plus particulièrement, le bloc logique ALCT choisit l'un des signaux de contrôle DETl, DET2, SDET3, SDET4 en tant que signal SET et RST en tenant compte d'une part du signal PH et d'autre part des bits bl, bO de plus faible poids de la consigne de division, afin de corriger l'erreur d'arrondi sur les deux bits de poids faible faite par le diviseur DV4 et l'erreur d'arrondi sur le bit de plus faible poids faite par le diviseur DIV2.

Tableau 1 (table de vérité du bloc logique ALCT)

On distingue ainsi dans le tableau 1 quatre cas différents :

1) bl bO = 00

2) bl bO = 01

3) bl bO = 10

4) bl bO = 11

Dans le cas 1, le diviseur fonctionne de façon classique (hormis le fait que la fréquence de sortie est doublée) car la consigne est un multiple de 4 et aucune erreur d'arrondi n'intervient lors de sa division par 2 et par 4 par les diviseurs DIV2 et DIV4. On voit ainsi que le signal de sortie est mis à 1 par le signal DETl (SET=DETl) et est mis à 0 par le signal DET2 (RST=DET2) . De même, le compteur est mis à 1 par le signal DET2 (SETl= DETl) .

Dans les cas 2 et 4, la consigne est une valeur impaire et l'erreur d'arrondi concerne donc le bit bO ou les deux bits bl et bO . Au cours de la première phase

(PH=O) le bloc logique met à 1 le signal de sortie lorsque le signal SDETl apparaît (SET=SDETl) et met à 0 le signal de sortie lorsque le signal DET2 apparaît

(RST=DET2) . Au cours de la seconde phase (PH=I) , le bloc logique met à 1 le signal de sortie lorsque le signal

DETl apparaît (SET=DETl) et met à 0 le signal de sortie lorsque le signal SDET2 apparaît (RST=SDET2) . La période T2 du signal de sortie est donc identique pendant chaque phase et est égale à (N-O, 5) *T1, N étant un nombre entier représentant le nombre de périodes entières Tl du signal d'entrée s 'écoulant entre l'instant où DETl passe à 1 et 1 ' instant où DET2 passe à 1.

Dans le cas 3, la consigne est une valeur paire mais le bit bl est égal à 1, de sorte que l'erreur d'arrondi ne concerne que le bit bl . Au cours de la première phase (PH=O) le bloc logique met à 1 le signal de sortie lorsque le signal SDETl apparaît (SET=SDETl) et met à 0 le signal de sortie lorsque le signal DET2 apparaît (RST=DET2) . Au cours de la seconde phase (PH=I) , le bloc logique met à 1 le signal de sortie lorsque le signal SDETl apparaît (SET=SDETl) et met à 0 le signal de sortie lorsque le signal DET2 apparaît (RST=DET2) . La période T2 du signal de sortie est donc identique pendant chaque phase et est de nouveau du type (N-O, 5) *T1.

Le tableau 1 montre également que le signal PH et les bits bl bO permettent au bloc logique ALCT de générer les signaux STO, STl de réinitialisation du compteur en distinguant les cas suivants :

- dans les cas 1 et 3 (consigne de division paire) , le compteur est remis à 1 par le signal DET2 (ST1=DET2) comme dans un diviseur classique tel que celui représenté en figure IA,

- dans les cas 2 et 4 (consigne de division impaire) le compteur est remis à 1 par le signal DET2 (ST1=DET2) au

cours de la première phase (PH=O) mais est remis à 0 par le signal DET2 (ST0=DET2) au cours de la seconde phase (PH=I) .

A titre d'illustration de ce gui vient d'être décrit, le chronogramme de la figure 6 représente la forme des signaux CKl, DETl, SDETl, PH, DET2, SDET2, SET, RST, STO, STl, CK2 ainsi que la valeur de comptage VAL dans le cas où une consigne de division égale à 8 (1000) est appliquée au diviseur de fréquence. On voit que la valeur de comptage ne dépasse pas la valeur 4 en raison de la division par 2 de la consigne B2 pour générer le signal de contrôle DET2 (lequel détermine la durée de la période du signal de sortie) . Ainsi, la période T2 du signal de sortie est égale à 4*T1 au lieu de 8*T1, soit une fréquence de sortie F2 doublée.

On note sur la figure 6 que la réinitialisation du compteur par le signal STl est effectuée de façon asynchrone, avant l'apparition du front montant du signal d'entrée CKl. De même, bien que cela n'apparaisse pas dans cet exemple, la réinitialisation du compteur par le signal STO est effectuée de façon asynchrone. Ainsi, lorsque le front montant suivant du signal CKl apparaît, la valeur de comptage VAL n'est pas incrémentée car le signal STl (ou STO) est encore à 1 et la maintient à 1 (ou à 0) . La durée de la valeur de comptage après réinitialisation est donc sensiblement plus longue que celle des autres valeurs de comptage, et la durée de la dernière valeur de comptage avant réinitialisation est sensiblement plus courte que celle des autres valeurs de comptage. Cette caractéristique est secondaire. Elle n'est liée qu'à des raisons purement techniques et n'a pas d'incidence sur le signal de sortie du diviseur.

Comme indiqué plus haut, le fait de multiplier par deux la fréquence de sortie permet d'appliquer au diviseur selon l'invention une fréquence d'entrée Pl égale à la moitié de la fréquence d'entrée FO devant être appliquée au diviseur de la figure IA pour obtenir le

même signal de sortie CK2. Il en résulte une moindre consommation électrique du diviseur.

Une application de l'invention sera maintenant décrite en relation avec les figures 7 et 8. La figure 7 représente schématiquement la structure d'un circuit intégré sans contact ICI. Le circuit intégré ICI est un transpondeur passif UHF comprenant un circuit d'interface de communication sans contact ICT, un circuit de contrôle CCT et une mémoire MEM effaçable et programmable électriquement (EEPROM ou FLASH) . Le circuit ICT est relié à un circuit d'antenne ACT en forme de dipôle lui permettant de recevoir des données codées par modulation d'un champ électrique EFLD oscillant à une fréquence UHF, par exemple 800 MHz, le champ EFLD étant émis par un lecteur de circuit intégré sans contact. Le circuit ICT émet également des données, ici par modulation du coefficient de réflexion du circuit d'antenne ACT (technique de rétromodulation appelée "backscattering") . Le circuit de contrôle CCT est de préférence un circuit à logique câblée.

Le circuit CCT reçoit ainsi des commandes CMD via le circuit d'interface ICT (par exemple des commandes de lecture ou d'écriture de la mémoire), et émet des réponses RSP via le circuit ICT. Le protocole de communication sans contact utilisé est par exemple défini par la spécification industrielle EPC™-GEN2.

A l'intérieur du circuit de contrôle CCT est prévu un circuit de synchronisation représenté schématiquement en figure 8. Le circuit de synchronisation comprend un compteur ICMPT qui est contrôlé par une machine logique FSM ("Finite State Machine") . A cet effet, la machine logique FSM applique au compteur un signal de remise à zéro RST et un signal d'autorisation de comptage ENBL. Le compteur est cadencé par un signal d'horloge CKl de fréquence Fl fourni par un oscillateur OSC. Le compteur fournit une valeur de comptage A.

La valeur de comptage A est appliquée à un diviseur DIVN qui fournit le résultat B = A/N, N étant une valeur de resynchronisation prédéterminée. La valeur B est mémorisée par un registre de consigne CREG et est appliquée au diviseur de fréquence DIVF2 selon l'invention, qui reçoit le signal d'horloge CKl comme signal d'entrée. Ainsi, le diviseur DIVF2 fournit le signal CK2 de fréquence F2 = 2F1/B.

La machine logique FSM active le compteur ICMPT en portant le signal ENBL à 1, sur détection d'un événement déterminé, par exemple la réception d'une trame de synchronisation (signal continu à 1 reçu via l'interface ICT) , et remet le signal ENBL à 0 lorsque 1 ' événement n'est plus détecté. Lorsque le comptage est terminé, la valeur A/N fournie par le diviseur DIVN est utilisée par le circuit intégré pour générer le signal CK2 dont la période T2 est égale à B*Tl/2 soit (A/N*Tl)/2, avec Tl= 1/Fl. Le signal CK2 est donc synchronisé avec un signal d'horloge externe ayant servi à générer le signal de synchronisation (par exemple le signal d'horloge d'un lecteur de circuit intégré sans contact) . Le signal synchronisé CK2 est par exemple utilisé comme sous- porteuse pour des étapes de rétromodulation

(backscattering) permettant au circuit intégré de renvoyer des données via le circuit d'antenne ACT.

Dans une telle application, l'avantage de l'invention est que la fréquence Fl du signal d'horloge interne CKl du transpondeur peut être divisée par 2 pour l'obtention de la fréquence synchronisée F2. Il en résulte une moindre consommation d'énergie électrique. Comme le transpondeur est alimenté électriquement par le champ électrique ambiant, une telle économie de consommation électrique améliore les performances globales du transpondeur et notamment sa distance maximale de communication avec un lecteur.

Il apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses autres

applications et variantes de réalisation. Notamment, comme indiqué plus haut, le premier aspect de l'invention peut être utilisé pour réaliser un diviseur de fréquence ne présentant aucune erreur sur le rapport cyclique, dont la fréquence de sortie est égale à Fl/B et n'est pas doublée comme précédemment. Dans ce cas, les signaux PH ₇ STO, DET2 ne sont pas nécessaires. La table de vérité du bloc ALCT peut alors être conforme au tableau 2 ci- après .

Tableau 2 (variante de la table de vérité du bloc logique ALCT)