Bipolarintegration ohne zusätzliche Maskenschritte

Die Erfindung betrifft ein BiMOS-Halbleiterbauelement sowie ein Verfahren zur Herstellung eines BiMOS-Halbleiterbauelements.

Für zahlreiche Anwendungen der Halbleiterelektronik ist es von Vorteil, dass ein Halbleiterbauelement in darin integrierten Schaltkreisen neben einem oder meh- reren MOS-Transistoren auch einen oder mehrere Bipolartranistoren enthält. Solch ein Bauelement wird in dieser Anmeldung als BiMOS-Halbleiterbauelement bezeichnet. Soweit die MOS-Transistoren komplementäre Transistortypen, also n-Kanal-Transistoren und p-Kanal-Transistoren umfassen, wird von einem BiC- MOS-Halbleiterbauelement gesprochen.

Typische Anwendungsfelder von Bipolartransistoren in BiCMOS-Halbleiterbau- elementen sind beispielsweise rauscharme Verstärker und Konstantspannungs- quellen . Es sind zahlreiche Bipolartransitorstrukturen für die Integration in einen BiCMOS-Prozess bekannt. Hierzu kann beispielsweise auf das Buch S. Wolf: „Silicon Processing for the VLSI Era", Vol. 2: Process Integration; Lattice Press, Sunset Beach, California, 1990 verwiesen werden.

Die Integration von Bipolartransistoren in einen CMOS-Prozess erfordert gegenüber der reinen CMOS-Prozessführung jedoch zusätzlichen Aufwand. Bipolartransistoren werden im Rahmen von Prozessmodulen hergestellt, die dem CMOS-Prozess zusätzliche Maskenschritte hinzufügen.

Das der vorliegende Erfindung zugrunde liegende technische Problem ist es, ein BiMOS-Halbleiterbauelement anzugeben, das in seiner integrierten Schaltung neben einem MOS-Transistor auch einen Bipolartransistor enthält, wobei der Bipolartransistor so ausgebildet ist, dass er mit besonders geringem Verfahrensaufwand herstellbar ist.

Gemäß einem ersten Aspekt der Erfindung wird ein BiMOS-Halbleiterbauelement mit einem Halbleitersubstrat angegeben, welches in einem ersten und in einem zweiten von einem Feldisolationsgebiet begrenzten aktiven Gebiet folgende Dotierungsgebiete aufweist:

ein erstes, nachfolgend als tiefe Wanne bezeichnetes Dotierungsgebiet eines ersten Leitfähigkeitstyps,

ein zweites, nachfolgend als Body-Dotierungsgebiet bezeichnetes Dotierungsgebiet eines zweiten, dem ersten entgegengesetzten Leitfähigkeitstyps, das mit der tiefen Wanne überlappt und dessen Erstreckung in Tiefenrichtung senkrecht zur Substratoberfläche geringer ist als die der tiefen Wanne, und

ein drittes, nachfolgend als Verarmungsgebiet bezeichnetes Dotierungsgebiet des ersten Leitfähigkeitstyps, dessen Tiefenerstreckung kleiner ist als die des Body-Dotierungsgebietes.

Bei dem BiMOS-Halbleiterbauelement gemäß dem ersten Aspekt der Erfindung gleichen sich das erste und zweite aktive Gebiet in ihren vorgenannten ersten, zweiten und dritten Dotierungsgebieten. Das bedeutet, dass Konzentrationsprofile und Tiefenerstreckung der genannten Dotierungsgebiete in den ersten und

zweiten aktiven Gebieten gleich sind. Dies kann mit einer später näher beschriebenen Verfahrensführung erzielt werden, bei der diese Dotierungsgebiete jeweils in den ersten und zweiten aktiven Gebieten unter identischen Bedingungen im selben Schritt mit derselben Maske hergestellt sind.

Weiterhin ist bei dem erfindungsgemäßen BiMOS-Halbleiterbauelement im ersten aktiven Gebiet ein MOS-Transistor vom Verarmungstyp, sog. Depletion- Transistor, mit zusätzlichen, in Tiefenrichtung über das Verarmungsgebiet hinaus in das Body-Dotierungsgebiet reichenden Source- und Drain-Dotierungsgebieten vom ersten Leitfähigkeitstyp ausgebildet, während im zweiten aktiven Gebiet ein Bipolartransistor ausgebildet ist, dessen Basis das Body-Dotierungsgebiet und dessen Kollektor die tiefe Wanne umfasst, wobei im Body-Dotierungsgebiet ein Emitter-Dotierungsgebiet vom ersten Leitfähigkeitstyp und ein Basisanschluss- Dotierungsgebiet vom zweiten Leitfähigkeitstyp ausgebildet sind.

Das Halbleiterbauelement gemäß dem ersten Aspekt der Erfindung ist mit be- sonders geringem Verfahrensaufwand herstellbar. Denn es verwendet dieselbe Grundstruktur Dotierungsgebiete, wie sie auch in dem MOS-Transistor desselben Halbleiterbauelements verwendet wird.

Diese Dotierungsgrundstruktur betrifft die oben genannten ersten, zweiten und dritten Dotierungsgebiete. Diese sind in Rahmen der vorliegenden Anmeldung neben der nummerierten Bezeichnung auch mit den in der Technologie geläufigen Begriffen „tiefe Wanne", „Body-Dotierungsgebiet" und „Verarmungsgebiet" bezeichnet. Die Verwendung des Verarmungsdotierungsgebiets im Bipolartransistor hat den Vorteil, dass Leckströme zwischen Emitter-Dotierungsgebiet und dem Basisanschluss-Dotierungsgebiet verhindert werden können.

Bei dem erfindungsgemäßen BiMOS-Halbleiterbauelement werden also die an sich für MOS-Transistoren optimierten Dotierungsparameter der ersten bis dritten Dotierungsgebiete zugleich für die funktionellen Dotierungsgebiete der Basis und des Kollektors eines Bipolartransistors verwendet. Es gelingt dadurch, Bipolartransistoren in einen MOS (also NMOS-, PMOS- oder CMOS)-Prozess zu

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integrieren, ohne die Dotierungsparameter der MOS-Transistoren zu verändern und ohne auch nur einen zusätzlichen Maskenschritt hinzuzufügen. Gerade die Vermeidung zusätzlicher Maskenschritte für die Herstellung der Bipolartransistoren stellt einen wesentlichen prozesstechnischen Vorteil dar, der sich in einem kostengünstigen BiMOS-Halbleiterbauelement niederschlägt. Die Ausführung als BiCMOS-Halbleiterbauelement, bei dem komplementäre MOS-Transistoren vorhanden sind, bildet ein bevorzugtes Ausführungsbeispiel des erfindungsgemäßen BiMOS-Halbleiterbauelements.

Das erfindungsgemäße BiMOS-Halbleiterbauelement macht sich den Umstand zunutze, dass die Wannengestaltung von MOS-Transistoren vom Verarmungstyp aufgrund der unterschiedlichen Anforderungen mehr Freiheitsgrade aufweist, als etwa in der CMOS-Logik normalerweise verwendete MOS-Transistoren vom Anreicherungstyp, sog. Enhancement-Transistoren.

Zum Begriff „Verarmungsgebiet" sei angemerkt: dieses Gebiet, das vom ersten Leitfähigkeitstyp ist wie die tiefe Wanne, dient im MOS-Transistor im ersten aktiven Gebiet zur Einstellung eines "Verarmungs-Modus" des MOS-Transistors, im Unterschied zu den Anreicherungstypen. Die gebräuchliche Namensgebung "Verarmungs-Transistor" für diesen Modus des MOS-Transistors ist so zu verstehen, dass nur beim Ausschalten des Transistors eine Verarmung dieses ober- flächennahen Gebietes einsetzt. Im Normalbetrieb des Bipolartransistors im zweiten aktiven Gebiet wird dieses Gebiet nie an Ladungsträgern verarmt.

Nachfolgend werden Ausführungsbeispiele des erfindungsgemäßen BiMOS- Halbleiterbauelements beschrieben. Die Ausführungsbeispiele können miteinander kombiniert werden, soweit sie nicht ausdrücklich als Alternativen zueinander dargestellt sind.

Bei einem Ausführungsbeispiel bildet der Bipolartransistor einen npn-Bipolar- transistor. Das Body-Dotierungsgebiet ist in diesem Ausführungsbeispiel also p- dotiert, während die tiefe Wanne n-dotiert ist.

In einer weiteren Ausführungsform ist der Bipolartransistor ein pnp-Bipolar- transistor, wobei das Body-Dotierungsgebiet also n-dotiert und die tiefe Wanne p- dotiert ist. Die jeweiligen Bipolartransistortypen werden in aktiven Gebieten hergestellt, die von ihrer Dotierung in den ersten bis dritten Dotierungsgebieten her auch für jeweilige MOS-Transistoren vom Verarmungstyp verwendet werden könnten.

Das Body-Dotierungsgebiet hat in einem Ausführungsbeispiel eine Dotierstoffkonzentration zur Erzielung des zweiten Leitfähigkeitstyps zwischen 10 ¹⁶ und 10 ¹⁸ cm ^"3 . Dies entspricht den für die Body-Dotierung von MOS-Transistoren von Verarmungstyp vorteilhaften Parameterwerten, ist jedoch zusätzlich auch für die Basis von Bipolartransistoren ein geeigneter Wert.

Die Erstreckung des Body-Dotierungsgebietes in Tiefenrichtung beträgt vorzugsweise zwischen 300 und 700 nm , in einem anderen Ausführungsbeispiel zwischen 300 und 600 nm.

Das Emitter-Dotierungsgebiet hat vorzugsweise eine Erstreckung in Tiefenrichtung von zwischen 100 und 300 nm, insbesondere von 200 nm.

Die sich bei solchen Ausführungsbeispielen ergebende Tiefenerstreckung des Basisgebiets von einer unteren, von der Substratoberfläche abgewandten Grenze des Emitter-Dotierungsgebietes und einer oberen, der Substratoberfläche zugewandten Grenze der Tiefenwanne beträgt vorzugsweise zwischen 100 und 300 nm, insbesondere 200 nm.

Bei einem weiteren Ausführungsbeispiel ist im BiMOS-Halbleiterbauelement ein drittes aktives Gebiet vorgesehen, in dem ein SONOS-Speicherelement ausgebildet ist, das ein Kanalgebiet aufweist, welches das zweite Dotierungsgebiet enthält. Bei diesem Ausführungsbeispiel wird also neben einem MOS-Transistor vom Verarmungstyp und einem Bipolartransistor zugleich auch ein Kanalgebiet des SONOS-Speicherelements mit ein und derselben Maske hergestellt.

Gemäß einem zweiten Aspekt der Erfindung wird ein Verfahren zur Herstellung eines BiMOS-Halbleiterbauelements bereitgestellt. Das Verfahren hat die Schritte:

Bereitstellen eines Halbleitersubstrats, das in einem ersten und in einem zweiten von einem Feldisolationsgebiet begrenzten aktiven Gebiet folgende

Dotierungsgebiete aufweist:

ein erstes, nachfolgend als tiefe Wanne bezeichnetes Dotierungsgebiet eines ersten Leitfähigkeitstyps,

ein zweites, nachfolgend als Body bezeichnetes Dotierungsgebiet eines zweiten, dem ersten entgegengesetzten Leitfähigkeitstyps, das mit der tiefen Wanne überlappt und dessen Erstreckung in Tiefenrichtung senkrecht zur Substratoberfläche geringer ist als die der tiefen Wanne, und

ein drittes, nachfolgend als Verarmungsgebiet bezeichnetes Dotierungsgebiet des ersten Leitfähigkeitstyps, dessen Tiefenerstreckung kleiner ist als die des Body-Dotierungsgebietes.

Das erste und zweite aktive Gebiet werden bei der Herstellung der ersten bis dritten Dotierungsgebiete völlig gleich behandelt, so dass sich das erste und zweite aktive Gebiet in ihren vorgenannten ersten bis dritten Dotierungsgebieten gleichen. Dies beinhaltet insbesondere die Verwendung der selben Maske für die Herstellung eines jeweiligen ersten bis dritten Dotierungsgebiets.

Weiterhin umfasst das erfindungsgemäße Verfahren die folgenden Schritte:

Im ersten aktiven wird Gebiet ein MOS-Transistor vom Verarmungstyp hergestellt, wobei zusätzliche, in Tiefenrichtung über das Verarmungsgebiet hinaus in das Body-Dotierungsgebiet reichende Source- und Drain- Dotierungsgebiete vom ersten Leitfähigkeitstyp ausgebildet werden, und

im zweiten aktiven Gebiet wird ein Bipolartransistor ausgebildet, dessen Basis das Body-Dotierungsgebiet und dessen Kollektor die tiefe Wanne umfasst, wobei im Body-Dotierungsgebiet ein Emitter-Dotierungsgebiet vom ersten Leitfähigkeitstyp und ein Basisanschluss-Dotierungsgebiet vom zweiten Leitfähigkeitstyp ausgebildet werden.

Das erfindungsgemäße Verfahren hat den Vorteil, dass eine Integration von Bipolartransistoren in einen CMOS-Herstellungsprozess ohne zusätzlichen Maskenschritt erfolgt.

Nachfolgend werden Ausführungsbeispiele des erfindungsgemäßen Verfahrens beschrieben. Diese können mit einander kombiniert werden, wenn sie nicht als Alternativen zueinander beschrieben sind.

In einem besonders bevorzugten Ausführungsbeispiel werden in den ersten und zweiten aktiven Gebieten in jeweils identischen Verfahrensschritten mit einer jeweils identischen Maske die ersten, zweiten und dritten Dotierungsgebiete hergestellt.

Bei einem weiteren Ausführungsbeispiel wird der Emitter des Bipolartransistors in demselben Implantationsschritt wie eine Source- und Drain-Implantation des MOS-Transistors geformt.

Bei einem anderen Ausführungsbeispiel wird im zweiten aktiven Gebiet ein late- rales Gebiet zwischen Emitter und Basis zur Vermeidung von Umladungseffekten an der Substratoberfläche einem zugleich in das erste aktive Gebiet eingebrachten LDD-Implant ausgesetzt.

Bei einem anderen Ausführungsbeispiel wird im zweiten aktiven Gebiet entweder im Rahmen des Bereitstellens des Halbleitersubstrats oder danach zusätzlich zur Herstellung der tiefen Wanne ein weiteres Wannenimplant gesetzt, das zugleich im Rahmen der Herstellung von CMOS-Bauelementen im ersten aktiven Gebiet

oder in anderen auf dem Halbleitersubstrat vorgesehenen aktiven Gebieten gesetzt wird.

Ein Ausführungsbeispiel eines BiMOS-Halbleiterbauelements 100 ist in Figur 1 in einer schematischen Querschnittsansicht dargestellt. Hier ist der Einfachheit halber nur ein Ausschnitt mit einem aktiven Bipolartransistor-Gebiet dargestellt, das vorstehend als zweites aktives Gebiet bezeichnet wurde. Die Struktur eines MOS-Transistors in einem hier nicht dargestellten ersten aktiven Gebiet ist dem Fachmann an sich bekannt und vorstehend anhand von Ausführungsbeispielen der BiMOS-Halbleitervorrichtung zusätzlich erläutert worden.

Der Bipolartransistor 100 ist auf einem p-dotierten Substrat 102 integriert. P- Leitfähigkeit entspricht in diesem Ausführungsbeispiel dem zweiten Leitfähigkeitstyp gemäß Anspruchswortlaut und N-Leitfähigkeit entspricht dem ersten Leitfähigkeitstyp. Ein geeignetes Substratmaterial ist p-dotiertes Silizium.

Der Bipolartransistor 100 ist in diesem Ausführungsbeispiel ein npn-Transistor. Die Bipolartransistor-Strukturen sind zwischen den Feldisolationsgebieten 104 und 108 implementiert. Ein Isolationsgebiet 106 befindet sich im zweiten aktiven Gebiet zwischen einem Kollektoranschluss-Dotierungsgebiet 122 und einem Basisanschluss-Dotierungsgebiet 118. Feldisolationsgebiete 104, 108 und Isolationsgebiete 106 können beispielsweise in Shallow-Trench-Technologie oder durch LOCOS-Technologie hergestellt werden. Dementsprechend ist ein mögliches Material für Isolationsgebiete Siliziumoxid.

Das Kollektoranschluss-Dotierungsgebiet 122 ist in diesem Ausführungsbeispiel n ⁺ -dotiert und erstreckt sich von der Substratoberfläche bis zu einem äußeren Kollektor-Dotierungsgebiet 120, welches n-dotiert ist. Das äußere Kollektor- Dotierungsgebiet 120 befindet sich unterhalb des Kollektoranschluss- Dotierungsgebiets 122, also weiter von der Substratoberfläche entfernt, und erstreckt sich tiefer als das Isolationsgebiet 106. Unterhalb des Isolationsgebiets 106 grenzt das äußere Kollektor-Dotierungsgebiet 120 an ein erstes Dotierungsgebiet 110, das in diesem Ausführungsbeispiel n-dotiert ist. Das erste Dotie-

rungsgebiet 110 fungiert als Kollektorgebiet im Bipolartransistor. Das erste Dotierungsgebiet 110 wird auch als tiefe Wanne bezeichnet.

Oberhalb der tiefen Wanne befindet sich ein p-dotiertes zweites Dotierungsgebiet 1 12, das als Basis fungiert. Das zweite Dotierungsgebiet 112 wird auch als Body- Dotierungsgebiet bezeichnet und erstreckt sich lateral vom Feldisolationsgebiet 104 bis zum Isolationsgebiet 106. Das Basisanschluss-Dotierungsgebiet 1 18 verbindet das vergrabene zweite Dotierungsgebiet 1 12 mit der Substratoberfläche und ist p ⁺ -dotiert.

Das Basisanschluss-Dotierungsgebiet 1 18 wird in diesem Ausführungsbeispiel gleichzeitig mit Source- und Drain-Gebieten des nicht dargestellten MOS- Transistors im ersten aktiven Gebiet hergestellt. Das Basisanschluss- Dotierungsgebiet kann ringförmig ausgeführt sein und umgibt dann ein äußeres Emitterdotierungsgebiet 116. Das äußere Emitterdotierungsgebiet 116, das auch „Verarmungsgebiet" genannt wird, ist in diesem Ausführungsbeispiel schwach n- dotiert (n ^" ) und wird mit einem LDD-(engl. lightly-doped-drain)-lmplantationsschritt in einem dritten Dotierungsgebiet hergestellt. Das äußere Emitterdotierungsgebiet 116 dient zur Vermeidung von Umladungseffekten an der Substratoberfläche zwischen Emitter 1 14, 1 16 und Basisanschlussgebiet 1 18.

Ein LDD-Implant wird zugleich im ersten aktiven Gebiet implantiert. Das äußere Emitterdotierungsgebiet 1 16 umgibt ein inneres Emitterdotierungsgebiet 114 und kann aus einer Perspektive auf die Substratoberfläche gesehen ringförmig ausgebildet sein. Es grenzt direkt an das innere Emitterdotierungsgebiet 114. Das innere Emitterdotierungsgebiet 1 14 ist bei diesem Ausführungsbeispiel n ⁺ -dotiert.

Die im BiMOS-Halbleiterbauelement der Fig. 1 sichtbaren Strukturelemente werden nachfolgen anhand ihrer Bezugszeichen kurz zusammengefasst:

100 BiMOS-Halbleiterbauelement

101 aktives Bipolargebiet, auch als zweites aktives Gebiet bezeichnet

102 Substrat, p-dotiert. P-Leitfähigkeit entspricht in diesem Ausführungsbeispiel dem zweiten Leitfähigkeitstyp gemäß Anspruchswortlaut.

104, 108 Feldisolationsgebiet, ausgeführt in Shallow-Trench-Technologie

106 Isolationsgebiet

110 erstes Dotierungsgebiet, fungiert als Kollektorgebiet, auch als tiefe

Wanne bezeichnet, n-leitfähig. n-Leitfähigkeit entspricht in diesem Ausführungsbeispiel dem ersten Leitfähigkeitstyp gemäß Anspruchswortlaut.

112 zweites Dotierungsgebiet, fungiert als Basisgebiet, auch als Body- Dotierungsgebiet bezeichnet, p-dotiert.

114 inneres Emitter-Dotierungsgebiet, n ⁺ -dotiert

116 äußeres Emitterdotierungsgebiet, umgibt das innere Emitter-

Dotierungsgebiet, wird mit LDD(engl. lightly-doped-drain)- Implantationsschritt im dritten Dotierungsgebiet („Verarmungsgebiet") hergestellt, ist schwach n-dotiert (n ^" ), und dient zur Vermeidung von

Umladungseffekten an der Substratoberfläche zwischen Emitter und Basisanschlussgebiet. LDD-Implant wird zugleich im ersten aktiven Gebiet gesetzt.

118 Basisanschluss-Dotierungsgebiet, p ⁺ -dotiert, zugleich mit Source und Drain-Gebieten eines MOS-Transistors im nicht dargestellten ersten aktiven Gebiet hergestellt.

120 äußeres Kollektor-Dotierungsgebiet, n-dotiert

122 Kollektoranschluss-Dotierungsgebiet, n ⁺ -dotiert.