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Title:
CIRCUIT ARRANGEMENT, DEVICE AND METHOD FOR 5B/6B CODING
Document Type and Number:
WIPO Patent Application WO/2013/174378
Kind Code:
A2
Abstract:
The invention concerns a circuit arrangement which is intended for five bit/six bit (= 5b/6b) coding and decoding, an associated coding device and corresponding methods by means of which a high coded data transfer rate can be attained.

Inventors:
JANSEN, Florian (Birkenstr. 92, Moosinning, Ortsteil Eichenried, 85452, DE)
Application Number:
DE2013/200017
Publication Date:
November 28, 2013
Filing Date:
May 27, 2013
Export Citation:
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Assignee:
SILICON LINE GMBH (Elsenheimerstr. 48 / II, Muenchen, 80687, DE)
International Classes:
H03M5/14
Foreign References:
US6911921B22005-06-28
Other References:
WIDMER A X ET AL: "A DC-BALANCED, PARTITIONED-BLOCK, 8B/10B TRANSMISSION CODE", IBM JOURNAL OF RESEARCH AND DEVELOPMENT, INTERNATIONAL BUSINESS MACHINES CORPORATION, NEW YORK, NY, US, Bd. 27, Nr. 5, 1. September 1983 (1983-09-01), Seiten 440-451, XP000560679, ISSN: 0018-8646
YONG-WOO KIM ET AL: "An 8B/10B encoder with a modified coding table", PROC. IEEE ASIA PACIFIC CONFERENCE ON CIRCUITS AND SYSTEMS 2008 (APCCAS 2008), IEEE, PISCATAWAY, NJ, USA, 30. November 2008 (2008-11-30), Seiten 1522-1525, XP031405295, DOI: 10.1109/APCCAS.2008.4746322 ISBN: 978-1-4244-2341-5
ALBERT X WIDMER: "8B/10B Encoding and Decoding for High Speed Applications", RC23408 (W0411-032) NOVEMBER 3, 2004 ELECTRICAL ENGINEERING IBM RESEARCH REPORT, 3. November 2004 (2004-11-03), Seiten 1-33, XP055084744, in der Anmeldung erwähnt
SONG YU-YUN ET AL: "A 0.18Â[mu]m pipelined 8B10B encoder for a high-speed SerDes", PROC. 12TH IEEE INTERNATIONAL CONFERENCE ON COMMUNICATION TECHNOLOGY (ICCT) 2010, IEEE, PISCATAWAY, NJ, USA, 11. November 2010 (2010-11-11), Seiten 1039-1042, XP031849834, DOI: 10.1109/ICCT.2010.5688778 ISBN: 978-1-4244-6868-3
Attorney, Agent or Firm:
HOFMANN, Andreas et al. (Sendlinger Str. 2 / III, 80331 MuenchenP.O. Box/Postfach 330211, Muenchen, 80062, DE)
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Claims:
Ansprüche

Schaltungsanordnung (Z) zum Bestimmen und Bereitstellen

einer ersten Information (l-i_), dass in einem ein erstes Eingangsbit (A), ein zweites Eingangsbit (B), ein drittes Eingangsbit (C), ein viertes Eingangsbit (D) und ein fünftes Eingangsbit (E) aufweisenden digitalen Eingangswort (A B C D E) höchstens eines der fünf Eingangsbits (A, B, C, D, E) den Wert 1 ("high") aufweist,

einer zweiten Information (l2), dass im Eingangswort (A B C D E) genau zwei der fünf Eingangsbits (A, B, C, D, E) den Wert 1 ("high") aufweisen,

einer dritten Information (l3), dass im Eingangswort (A B C D E) genau drei der fünf Eingangsbits (A, B, C, D, E) den Wert 1 ("high") aufweisen und

einer vierten Information (l4+), dass im Eingangswort (A B C D E) mindestens vier der fünf

Eingangsbits (A, B, C, D, E) den Wert 1 ("high") aufweisen,

welche Schaltungsanordnung (Z) aufweist:

einen ersten Halbaddierer (HA1 )

mit einem ersten Eingangsanschluss (x),

mit einem zweiten Eingangsanschluss (y),

mit einem Summenausgangsanschluss (s) und

mit einem Übertragsausgangsanschluss (cout),

einen ersten Volladdierer (FA1 )

mit einem ersten Eingangsanschluss (x),

mit einem zweiten Eingangsanschluss (y),

mit einem Übertragseingangsanschluss (cin),

mit einem Summenausgangsanschluss (s) und

mit einem Übertragsausgangsanschluss (cout),

einen zweiten Halbaddierer (HA2)

mit einem ersten Eingangsanschluss (x),

mit einem zweiten Eingangsanschluss (y),

mit einem Summenausgangsanschluss (s) und

mit einem Übertragsausgangsanschluss (cout),

einen zweiten Volladdierer (FA2)

mit einem ersten Eingangsanschluss (x),

mit einem zweiten Eingangsanschluss (y),

mit einem Übertragseingangsanschluss (cin),

mit einem Summenausgangsanschluss (s) und

mit einem Übertragsausgangsanschluss (cout),

ein den beiden Halbaddierern (HA1 , HA2) sowie den beiden Volladdierern (FA1 , FA2) nachgeschaltetes N[icht-]0[de]R-Gatter (NOR)

mit einem ersten Eingangsanschluss (n1 ),

mit einem zweiten Eingangsanschluss (n2) und

mit einem Ausgangsanschluss (nout), ein den beiden Halbaddierern (HA1 , HA2) sowie den beiden Volladdierern (FA1 , FA2) nachgeschaltetes erstes UND-Gatter (AND1 )

mit einem invertierten oder negierten ersten Eingangsanschluss (u1 ),

mit einem invertierten oder negierten zweiten Eingangsanschluss (u2),

— mit einem dritten Eingangsanschluss (u3) und

mit einem Ausgangsanschluss (uout),

ein den beiden Halbaddierern (HA1 , HA2) sowie den beiden Volladdierern (FA1 , FA2) nachgeschaltetes zweites UND-Gatter (AND2)

mit einem invertierten oder negierten ersten Eingangsanschluss (u4),

— mit einem zweiten Eingangsanschluss (u5),

mit einem dritten Eingangsanschluss (u6) und

mit einem Ausgangsanschluss (uout) sowie

ein den beiden Halbaddierern (HA1 , HA2) sowie den beiden Volladdierern (FA1 , FA2) nachgeschaltetes Pufferglied (BUF)

— mit einem Eingangsanschluss (pin) und

mit einem Ausgangsanschluss (pout)-

Schaltungsanordnung gemäß Anspruch 1 , dadurch gekennzeichnet,

dass der erste Eingangsanschluss (x) des ersten Halbaddierers (HA1 ) mit dem ersten Eingangsbit (A) des Eingangsworts (A B C D E) beaufschlagbar ist,

dass der zweite Eingangsanschluss (y) des ersten Halbaddierers (HA1 ) mit dem zweiten Eingangsbit (B) des Eingangsworts (A B C D E) beaufschlagbar ist,

dass der erste Eingangsanschluss (x) des ersten Volladdierers (FA1 ) mit dem dritten Eingangsbit (C) des Eingangsworts (A B C D E) beaufschlagbar ist,

dass der zweite Eingangsanschluss (y) des ersten Volladdierers (FA1 ) mit dem vierten Eingangsbit (D) des Eingangsworts (A B C D E) beaufschlagbar ist und

dass der Übertragseingangsanschluss (cin) des ersten Volladdierers (FA1 ) mit dem fünften Eingangsbit (E) des Eingangsworts (A B C D E) beaufschlagbar ist.

Schaltungsanordnung gemäß Anspruch 1 oder 2, dadurch gekennzeichnet,

dass der Übertragsausgangsanschluss (cout) des ersten Halbaddierers (HA1 ) mit dem ersten

Eingangsanschluss (x) des zweiten Volladdierers (FA2) verbunden ist,

dass der Summenausgangsanschluss (s) des ersten Halbaddierers (HA1 ) mit dem ersten Eingangsanschluss (x) des zweiten Halbaddierers (HA2) verbunden ist,

dass der Übertragsausgangsanschluss (cout) des ersten Volladdierers (FA1 ) mit dem zweiten Eingangsanschluss (y) des zweiten Volladdierers (FA2) verbunden ist,

dass der Summenausgangsanschluss (s) des ersten Volladdierers (FA1 ) mit dem zweiten Eingangsanschluss (y) des zweiten Halbaddierers (HA2) verbunden ist und

dass der Übertragsausgangsanschluss (cout) des zweiten Halbaddierers (HA2) mit dem Übertragseingangsanschluss (cin) des zweiten Volladdierers (FA2) verbunden ist. Schaltungsanordnung gemäß mindestens einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Ubertragsausgangsanschluss (cout) des zweiten Volladdierers (FA2) mit dem ersten Eingangsanschluss (n1 ) des N[icht-]0[de]R-Gatters (NOR) verbunden ist,

dass der Summenausgangsanschluss (s) des zweiten Volladdierers (FA2) mit dem zweiten

Eingangsanschluss (n2) des N[icht-]0[de]R-Gatters (NOR) verbunden ist und

dass der Ausgangsanschluss (nout) des N[icht-]0[de]R-Gatters (NOR) die erste Information ( .) bereitstellt.

Schaltungsanordnung gemäß mindestens einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der Ubertragsausgangsanschluss (cout) des zweiten Volladdierers (FA2) mit dem invertierten oder negierten ersten Eingangsanschluss (u1 ) des ersten UND-Gatters (AND1 ) verbunden ist, dass der Summenausgangsanschluss (s) des zweiten Halbaddierers (HA2) mit dem invertierten oder negierten zweiten Eingangsanschluss (u2) des ersten UND-Gatters (AND1 ) verbunden ist, dass der Summenausgangsanschluss (s) des zweiten Volladdierers (FA2) mit dem dritten Eingangsanschluss (u3) des ersten UND-Gatters (AND1 ) verbunden ist und

dass der Ausgangsanschluss (uout) des ersten UND-Gatters (AND 1 ) die zweite Information (l2) bereitstellt.

Schaltungsanordnung gemäß mindestens einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der Ubertragsausgangsanschluss (cout) des zweiten Volladdierers (FA2) mit dem invertierten oder negierten ersten Eingangsanschluss (u4) des zweiten UND-Gatters (AND2) verbunden ist, dass der Summenausgangsanschluss (s) des zweiten Volladdierers (FA2) mit dem zweiten Eingangsanschluss (u5) des zweiten UND-Gatters (AND2) verbunden ist,

dass der Summenausgangsanschluss (s) des zweiten Halbaddierers (HA2) mit dem dritten

Eingangsanschluss (u6) des zweiten UND-Gatters (AND2) verbunden ist und

dass der Ausgangsanschluss (uout) des zweiten UND-Gatters (AND2) die dritte Information (l3) bereitstellt.

Schaltungsanordnung gemäß mindestens einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Ubertragsausgangsanschluss (cout) des zweiten Volladdierers (FA2) mit dem Eingangsanschluss (pin) des Pufferglieds (BUF) verbunden ist und

dass der Ausgangsanschluss (pout) des Pufferglieds (BUF) die vierte Information (l4+) bereitstellt.

Verfahren zum Bestimmen und Bereitstellen der ersten Information (l-i_), der zweiten Information (l2), der dritten Information (l3) und der vierten Information (l4+) mittels mindestens einer Schaltungsanordnung (Z) gemäß mindestens einem der Ansprüche 1 bis 7.

Kodiervorrichtung zum Kodieren des Eingangsworts (A B C D E) in ein ein erstes Ausgangsbit (a), ein zweites Ausgangsbit (b), ein drittes Ausgangsbit (c), ein viertes Ausgangsbit (d), ein fünftes Ausgangsbit (e) und ein sechstes Ausgangsbit (i) aufweisendes digitales Ausgangswort (a b c d e i) auf Grundlage der durch mindestens eine Schaltungsanordnung (Z) gemäß mindestens einem der Ansprüche 1 bis 7 und/oder durch das Verfahren gemäß Anspruch 8 bereitgestellten ersten Information (l-i_), zweiten Information (l2), dritten Information (l3) und vierten Information (l4+) gemäß folgender Kodierungszuordnung für die sechs Ausgangsbits (a, b, c, d, e, i):

a = A ODER Set3;

b = Set1 ODER [B UND Set3_negiert];

c = C ODER Set1 ODER Set3 ODER [1 WENN ABCDE=0001 1];

d = D UND Set3_negiert;

e = Set2 ODER [E UND (1 WENN ABCDE=0001 1 )] ODER [1 WENN ( _ UND Set1_negiert)]; i = [1 WENN ABCDE=1 1 1 1 1] ODER Set2 ODER [1 WENN (l2 UND ABCDE=1 1 100)], wobei Set1 = (1 WENN ABCDE=00000) ODER (1 WENN ABCDE=00001 );

Set1_negiert = (0 WENN ABCDE=00000) ODER (0 WENN ABCDE=00001 );

Set2 = (1 WENN ABCDE=1 1 1 1 1 ) ODER (1 WENN ABCDE=00001 );

Set3 = (1 WENN ABCDE=1 1 1 1 1 ) ODER (1 WENN ABCDE=1 1 1 10);

Set3_negiert = (0 WENN ABCDE=1 1 1 1 1 ) ODER (0 WENN ABCDE=1 1 1 10).

10. Kodiervorrichtung gemäß Anspruch 9, dadurch gekennzeichnet, dass fehlende D[irect]C[urrent]- Balanciertheit oder fehlende Gleichstromneutralität mittels mindestens einer Disparität (DISP) berücksichtigbar ist.

1 1. Kodiervorrichtung gemäß Anspruch 10, dadurch gekennzeichnet, dass die Disparität (DISP) gegeben ist durch DISP = [ _ ODER l4+ ODER ABCDE=1 1 100 ODER ABCDE=0001 1 ] XOR [ABCDE=1 1 100 ODER ABCDE=00001 ODER ABCDE=1 1 101 ODER ABCDE=1 101 1 ODER [(A ODER B) UND CDE=1 1 1]].

12. Kodiervorrichtung gemäß mindestens einem der Ansprüche 9 bis 1 1 , dadurch gekennzeichnet, dass die Kodiervorrichtung

der Schaltungsanordnung (Z) nachgeschaltet ist und/oder

Teil der Schaltungsanordnung (Z) ist und/oder

- einheitlich und/oder einstückig mit der Schaltungsanordnung (Z) ausgebildet ist.

13. Kodierverfahren zum Kodieren des Eingangsworts (A B C D E) in das Ausgangswort (a b c d e i) mittels mindestens einer Kodiervorrichtung gemäß mindestens einem der Ansprüche 9 bis 12. 14. Verwendung mindestens einer Schaltungsanordnung (Z) gemäß mindestens einem der

Ansprüche 1 bis 7 und/oder eines Verfahrens gemäß Anspruch 8 beim Kodieren von fünf Bit (A, B, C, D, E) breiten digitalen Signalen in sechs Bit (a, b, c, d, e, i) breite, D[irect]C[urrent]- balancierte oder gleichstromneutral übertragbare Signale. 15. Verwendung gemäß Anspruch 14 in der serialisierten optischen und/oder elektrischen

Signalübertragung und/oder -Verarbeitung.

Description:
S C H A L T U N G S A N O R D N U N G , V O R R I C H T U N G U N D V E R F A H R E N

F Ü R 5 B / 6 B - K O D I E R U N G

Technisches Gebiet

Die vorliegende Erfindung betrifft grundsätzlich das technische Gebiet optischer und/oder elektrischer, insbesondere serialisierter, Signalverbindungen; im Spezielleren betrifft die vorliegende Erfindung eine für die fünf Bit / sechs Bit (= 5b/6b)-Kodierung und -Dekodierung bestimmte Schaltungsanordnung, eine zugeordnete Kodiervorrichtung sowie entsprechende Verfahren.

Stand der Technik, insbesondere dessen Nachteile und technische Probleme Um ein D[irect]C[urrent]-balanciertes Signal zu erhalten, werden Kodier- und Dekodierverfahren mit verschiedenen Bitbreiten eingesetzt. Die bekannteste ist die acht Bit / zehn Bit (= 8b/10b)-Kodierung und -Dekodierung. Eine derartige 8b/10b-Kodierung/Dekodierung weist in den meisten Fällen einen 5b/6b-Kodier-/Dekodier-Block und einen 3b/4b-Kodier-/Dekodier-Block auf. Als Grundlage für derartige 5b/6b-Blöcke und für derartige 3b/4b-Blöcke werden zumeist die Anleitung und die Tabelle von Albert X. Widmer (IBM Research Division) eingesetzt. Zum diesbezüglichen technologischen Hintergrund kann exemplarisch auf die Druckschrift US 6 91 1 921 B2 oder auf den am 21. Oktober 2004 / 3. November 2004 veröffentlichten Aufsatz "8B/10B Encoding and Decoding for High Speed Applications" von Albert X. Widmer (IBM Research Division) aus dem Stand der Technik aufmerksam gemacht werden. Fig. 1 A zeigt diese Widmersche 5b/6b-Kodiertabelle.

Jedoch sind die von Widmer und von anderen genannten Schaltungsanordnungen, in Abhängigkeit von der verwendeten Technologie, nur bis zu gewissen Taktraten nutzbar, denn bei derartigen konventionellen Schaltungsanordnungen addieren sich die Laufzeiten vieler nacheinander geschalteter digitaler Gatter. Dies verhindert einen hohen kodierten Datendurchsatz.

Darstellung der vorliegenden Erfindung: Aufgabe, Lösung, Vorteile

Ausgehend von den vorstehend dargelegten Nachteilen und Unzulänglichkeiten sowie unter Würdigung des umrissenen Standes der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine für die fünf Bit / sechs Bit (= 5b/6b)-Kodierung und -Dekodierung bestimmte Schaltungsanordnung, eine zugeordnete Kodiervorrichtung sowie entsprechende Verfahren so weiterzubilden, dass eine hohe Durchsatzrate kodierter Daten erzielbar ist. Diese Aufgabe wird durch eine Schaltungsanordnung mit den Merkmalen des Anspruchs 1 , durch ein

Verfahren mit den Merkmalen des Anspruchs 8, durch eine Kodiervorrichtung mit den Merkmalen des Anspruchs 9 sowie durch ein Kodierverfahren mit den Merkmalen des Anspruchs 13 gelöst. Vorteilhafte Ausgestaltungen und zweckmäßige Weiterbildungen der vorliegenden Erfindung sind in den jeweiligen Unteransprüchen gekennzeichnet.

Erfindungsgemäß wird mittels einer fünf Bit / sechs Bit-Encoder-Architektur (5b/6b-Encoder- Architektur) eine D[irect]C[urrent]-balancierte optische und/oder elektrische, insbesondere serielle, Datenverbindung bereit gestellt.

Die vorliegende Erfindung betrifft schließlich die Verwendung mindestens einer Schaltungsanordnung gemäß der vorstehend dargelegten Art und/oder eines Verfahrens gemäß der vorstehend dargelegten Art beim Kodieren von fünf Bit breiten digitalen Signalen in sechs Bit breite, D[irect]C[urrent]- balancierte oder gleichstromneutral übertragbare Signale, insbesondere in der serialisierten optischen und/oder elektrischen Signalübertragung und/oder -Verarbeitung.

Kurze Beschreibung der Zeichnungen Wie bereits vorstehend erörtert, gibt es verschiedene Möglichkeiten, die Lehre der vorliegenden

Erfindung in vorteilhafter Weise auszugestalten und weiterzubilden. Hierzu wird einerseits auf die dem Anspruch 1 sowie dem Anspruch 9 nachgeordneten Ansprüche verwiesen, andererseits werden weitere Ausgestaltungen, Merkmale und Vorteile der vorliegenden Erfindung nachstehend unter Anderem anhand des durch Fig. 1 B bis Fig. 3F veranschaulichten Ausführungsbeispiels näher erläutert. Es zeigt:

Fig. 1A ein Ausführungsbeispiel für eine auf Albert X. Widmer (IBM Research Division) zurückgehende 5b/6b-Kodiertabelle, mittels derer fünf Eingangsbits in sechs Ausgangsbits gewandelt werden können;

Fig. 1 B ein Ausführungsbeispiel für eine auf Albert X. Widmer (IBM Research Division) zurückgehende, jedoch abgewandelte, insbesondere reduzierte, 5b/6b-Kodiertabelle, mittels derer fünf Eingangsbits in sechs Ausgangsbits gewandelt werden können und die bei der vorliegenden Erfindung zum Einsatz gelangen kann;

Fig. 2 in konzeptuell-schematischer Darstellung ein Ausführungsbeispiel für eine Schaltungsanordnung gemäß der vorliegenden Erfindung, die nach dem Verfahren gemäß der vorliegenden Erfindung arbeitet; Fig. 3A in konzeptuell-schematischer Darstellung ein Ausführungsbeispiel für einen ersten

Bestandteil einer fünf Bit / sechs Bit-Kodiervorrichtung (5b/6b-Kodiervorrichtung) gemäß der vorliegenden Erfindung, die nach dem Kodierverfahren gemäß der vorliegenden Erfindung arbeitet; Fig. 3B in konzeptuell-schematischer Darstellung ein Ausführungsbeispiel für einen zweiten

Bestandteil einer 5b/6b-Kodiervorrichtung gemäß der vorliegenden Erfindung, die nach dem Kodierverfahren gemäß der vorliegenden Erfindung arbeitet;

Fig. 3C in konzeptuell-schematischer Darstellung ein Ausführungsbeispiel für einen dritten Bestandteil einer 5b/6b-Kodiervorrichtung gemäß der vorliegenden Erfindung, die nach dem Kodierverfahren gemäß der vorliegenden Erfindung arbeitet;

Fig. 3D in konzeptuell-schematischer Darstellung ein Ausführungsbeispiel für einen vierten Bestandteil einer 5b/6b-Kodiervorrichtung gemäß der vorliegenden Erfindung, die nach dem Kodierverfahren gemäß der vorliegenden Erfindung arbeitet;

Fig. 3E in konzeptuell-schematischer Darstellung ein Ausführungsbeispiel für einen fünften Bestandteil einer 5b/6b-Kodiervorrichtung gemäß der vorliegenden Erfindung, die nach dem Kodierverfahren gemäß der vorliegenden Erfindung arbeitet; und Fig. 3E in konzeptuell-schematischer Darstellung ein Ausführungsbeispiel für einen sechsten

Bestandteil einer 5b/6b-Kodiervorrichtung gemäß der vorliegenden Erfindung, die nach dem Kodierverfahren gemäß der vorliegenden Erfindung arbeitet.

Gleiche oder ähnliche Ausgestaltungen, Elemente oder Merkmale sind in Fig. 1A bis Fig. 3F mit identischen Bezugszeichen versehen.

Bester Weg zur Ausführung der vorliegenden Erfindung

Unter Ausnutzung bestimmter Schaltungsanordnungen ist es möglich, einen im Vergleich zur konventionellen Widmerschen 5b/6b-Kodiertabelle gemäß Fig. 1A erhöhten Datendurchsatz für eine fünf Bit / sechs Bit-Kodiervorrichtung (= 5b/6b-Kodierer) gemäß der vorliegenden Erfindung zu erhalten, die gemäß dem fünf Bit / sechs Bit-Kodierverfahren (= 5b/6b-Kodierverfahren) gemäß der vorliegenden Erfindung arbeitet. Um hierbei kompatibel zu existierenden 5b/6b-Dekodierern zu bleiben, wird für diese 5b/6b-Wandlung die Widmersche 5b/6b-Kodiertabelle gemäß Fig. 1A zwar als Grundlage angesehen, jedoch in abgewandelter, nämlich reduzierter Form gemäß Fig. 1 B eingesetzt, wobei Sonderzeichen wie K23 oder K28 aus Fig. 1A nicht berücksichtigt sind. Gemäß dem anhand Fig. 2 veranschaulichten Ausführungsbeispiel wird zunächst eine

Schaltungsanordnung Z zur Findung, das heißt zur Bestimmung der Anzahl der Nullen und der Anzahl der Einsen im Eingangswort oder Eingangskodewort eingesetzt, wobei es sich beim Eingangs(kode)wort um ein fünf Bit breites digitales Signal handelt. Die Schaltungsanordnung Z gibt also aus, wie viele Nullen und wie viele Einsen sich im fünf Bit breiten Eingangs(kode)wort befinden, wobei die fünf einzelnen Bits dieser 5 Bit-Eingangs(kode)wörter in Fig. 1 B und in Fig. 2 mit den

Buchstaben A B C D E bezeichnet sind. Wie Fig. 2 entnehmbar, weist die Schaltungsanordnung Z unter Anderem auf:

- einen ersten Halbaddierer HA1

—mit einem ersten Eingangsanschluss x,

—mit einem zweiten Eingangsanschluss y,

—mit einem Summenausgangsanschluss s und

—mit einem Übertragsausgangsanschluss c out ,

- einen ersten Volladdierer FA1

—mit einem ersten Eingangsanschluss x,

—mit einem zweiten Eingangsanschluss y,

—mit einem Übertragseingangsanschluss c in ,

—mit einem Summenausgangsanschluss s und

—mit einem Übertragsausgangsanschluss c out ,

- einen zweiten Halbaddierer HA2

—mit einem ersten Eingangsanschluss x,

—mit einem zweiten Eingangsanschluss y,

—mit einem Summenausgangsanschluss s und

—mit einem Übertragsausgangsanschluss c out ,

- einen zweiten Volladdierer FA2

—mit einem ersten Eingangsanschluss x,

—mit einem zweiten Eingangsanschluss y,

—mit einem Übertragseingangsanschluss c in ,

—mit einem Summenausgangsanschluss s und

—mit einem Übertragsausgangsanschluss c out .

Hierbei handelt es sich bei einem half adder oder Halbaddierer HA1 , HA2 um ein Schaltnetz, das üblicherweise als digitale Schaltung realisiert ist. Mit jedem Halbaddierer HA1 , HA2 können zwei einstellige Binärzahlen addiert werden, wofür jeder Halbaddierer HA1 , HA2 zwei Eingänge x, y aufweist. Jeder Halbaddierer HA1 , HA2 weist zwei Ausgänge s, c ou t auf, nämlich einen Summenausgang s des für das Ergebnis (= digitale Summe) der beiden Eingangssignale und einen

Übertragsausgang c ou t für den Übertrag oder carry des Ergebnisses gemäß folgender Wahrheitstabelle oder truth table, die die Funktionsweise des Halbaddierers HA1 , HA2 veranschaulicht:

Von der mathematischen Funktion her setzt der Halbaddierer HA1 , HA2 also den Summenausgang s auf 1 , sobald einer der beiden Eingänge x, y eine 1 hat. Der Übertragsausgang c ou t wird nur dann auf 1 gesetzt, wenn beide Eingänge x, y eine 1 haben.

Bei einem füll adder oder Volladdierer FA1 , FA2 handelt es sich um ein Schaltnetz, das üblicherweise als digitale Schaltung realisiert ist. Mit jedem Volladdierer FA1 , FA2 können drei einstellige Binärzahlen addiert werden, wofür jeder Volladdierer FA1 , FA2 drei Eingänge x, y, c in aufweist, wobei einer der drei Eingänge x, y, c in der Übertragseingang c in ist. Jeder Volladdierer FA1 , FA2 weist zwei Ausgänge s, c ou t auf, nämlich einen Summenausgang s für die niederwertige Stelle des Ergebnisses (= der digitalen Summe) der drei Eingangssignale und einen Übertragsausgang c ou t für die höherwertige Stelle des Ergebnisses, also den Übertrag oder carry des Ergebnisses gemäß folgender Wahrheitstabelle oder truth table, die die Funktionsweise des Volladdierers FA1 , FA2 veranschaulicht

(das Vorhandensein des Übertragseingangs c in sowie des Übertragsausgangs c ou t erlaubt hierbei eine Überlaufbehandlung in Addiernetzen): x= =0, y=0, c in = 0 -> s= 0, Cout =0

x= =0, y=0, c in = 1 -> s= 1 C 0 u =0

x= =0, y=1 , c in = 0 -> s= 1 C 0 u =0

x= =1 , y=0, c in = 0 -> s= 1 C 0 u =0

x= =0, y=1 , c in = 1 -> s= 0, Cout = 1

x= =1 , y=0, c in = 1 -> s= 0, Cout = 1

x= =1 , y=1 , c in = 0 -> s= 0, Cout = 1

x= =1 , y=1 , c in = 1 -> s= 1 C 0 u = 1

Von der mathematischen Funktion her setzt der Volladdierer FA1 , FA2 also den Summenausgang s auf 1 , sobald einer der drei Eingänge x, y, c in eine 1 hat. Haben zwei der drei Eingänge x, y, c in eine 1 , dann wird der Übertragsausgang c ou t auf 1 gesetzt. Haben alle drei Eingänge x, y, c in eine 1 , werden beide Ausgänge s und c out , also sowohl der Summenausgang s als auch der Übertragsausgang c ou t auf 1 gesetzt.

Gemäß Fig. 2 wird der erste Eingang x des ersten Halbaddierers HA1 mit dem ersten Bit A des 5 Bit- Eingangs(kode)worts A B C D E beaufschlagt. Der zweite Eingang y des ersten Halbaddierers HA1 wird mit dem zweiten Bit B des 5 Bit-Eingangs(kode)worts A B C D E beaufschlagt.

Da der Übertragsausgang c ou t des ersten Halbaddierers HA1 mit dem ersten Eingang x des zweiten Volladdierers FA2 verbunden ist, wird der erste Eingang x des zweiten Volladdierers FA2 mit dem Übertragsausgangssignal des ersten Halbaddierers HA1 beaufschlagt.

Da der Summenausgang s des ersten Halbaddierers HA1 mit dem ersten Eingang x des zweiten Halbaddierers HA2 verbunden ist, wird der erste Eingang x des zweiten Halbaddierers HA2 mit dem Summenausgangssignal des ersten Halbaddierers HA1 beaufschlagt.

Der erste Eingang x des ersten Volladdierers FA1 wird mit dem dritten Bit C des 5 Bit- Eingangs(kode)worts A B C D E beaufschlagt. Der zweite Eingang y des ersten Volladdierers FA1 wird mit dem vierten Bit D des 5 Bit-Eingangs(kode)worts A B C D E beaufschlagt. Der Übertragseingang c in des ersten Volladdierers FA1 wird mit dem fünften (= letzten) Bit E des 5 Bit- Eingangs(kode)worts A B C D E beaufschlagt.

Da der Übertragsausgang c ou t des ersten Volladdierers FA1 mit dem zweiten Eingang y des zweiten Volladdierers FA2 verbunden ist, wird der zweite Eingang y des zweiten Volladdierers FA2 mit dem Übertragsausgangssignal des ersten Volladdierers FA1 beaufschlagt.

Da der Summenausgang s des ersten Volladdierers FA1 mit dem zweiten Eingang y des zweiten Halbaddierers HA2 verbunden ist, wird der zweite Eingang y des zweiten Halbaddierers HA2 mit dem Summenausgangssignal des ersten Volladdierers FA1 beaufschlagt.

Da der Übertragsausgang c ou t des zweiten Halbaddierers HA2 mit dem Übertragseingang c in des zweiten Volladdierers FA2 verbunden ist, wird der Übertragseingang c in des zweiten Volladdierers FA2 mit dem Übertragsausgangssignal des zweiten Halbaddierers HA2 beaufschlagt.

Wie Fig. 2 des Weiteren entnehmbar, weist die Schaltungsanordnung Z unter Anderem auf:

- ein den beiden Halbaddierern HA1 , HA2 sowie den beiden Volladdierern FA1 , FA2 nachgeschaltetes N[icht-]0[de]R-Gatter oder N[icht-]0[de]R-Glied NOR

—mit einem ersten Eingangsanschluss n1 ,

—mit einem zweiten Eingangsanschluss n2 und

—mit einem Ausgangsanschluss n out ,

- ein den beiden Halbaddierern HA1 , HA2 sowie den beiden Volladdierern FA1 , FA2 nachgeschaltetes erstes UND-Gatter oder UND-Glied AND1

—mit einem invertierten oder negierten ersten Eingangsanschluss u1 ,

—mit einem invertierten oder negierten zweiten Eingangsanschluss u2,

—mit einem dritten Eingangsanschluss u3 und

—mit einem Ausgangsanschluss u out ,

- ein den beiden Halbaddierern HA1 , HA2 sowie den beiden Volladdierern FA1 , FA2 nachgeschaltetes zweites UND-Gatter oder UND-Glied AND2

—mit einem invertierten oder negierten ersten Eingangsanschluss u4,

—mit einem zweiten Eingangsanschluss u5,

—mit einem dritten Eingangsanschluss u6 und

—mit einem Ausgangsanschluss u ou t sowie

-ein den beiden Halbaddierern HA1 , HA2 sowie den beiden Volladdierern FA1 , FA2 nachgeschaltetes, zum Beispiel zum Laufzeitausgleich vorgesehenes Pufferglied BUF

—mit einem Eingangsanschluss p in und

—mit einem Ausgangsanschluss p out .

Dieses NOR-Gatter oder NOR-Glied (= definitionsgemäß ein OR-Gatter oder OR-Glied mit invertiertem oder negiertem Ausgang), diese beiden UND-Gatter oder UND-Glieder AND1 , AND2 sowie dieses Pufferglied BUF sind den beiden Halbaddierern HA1 und HA2 sowie den beiden Volladdierern FA1 und FA2 wie folgt nachgeschaltet: Da der Übertragsausgang c ou t des zweiten Volladdierers FA2 mit dem ersten Eingang n1 des NOR-

Glieds verbunden ist, wird der erste Eingang n1 des NOR-Glieds mit dem Übertragsausgangssignal des zweiten Volladdierers FA2 beaufschlagt. Da der Summenausgang s des zweiten Volladdierers FA2 mit dem zweiten Eingang n2 des NOR-Glieds verbunden ist, wird der zweite Eingang n2 des NOR-Glieds mit dem Summensignal des zweiten Volladdierers FA2 beaufschlagt. Der Ausgang n ou t des NOR-Glieds liefert die Information l-i_, dass sich im fünf Bit breiten

Eingangs(kode)wort A B C D E eine Eins (= 1 ) oder weniger als eine Eins (= 1 ) befindet, mit anderen Worten also höchstens eine Eins (= 1 ).

Da der Übertragsausgang c ou t des zweiten Volladdierers FA2 mit dem invertierten oder negierten ersten Eingang u i des ersten UND-Glieds AND1 verbunden ist, wird der invertierte oder negierte erste Eingang u i des ersten UND-Glieds AND1 mit dem Übertragsausgangssignal des zweiten Volladdierers FA2 beaufschlagt. Da der Summenausgang s des zweiten Halbaddierers HA2 mit dem invertierten oder negierten zweiten Eingang u2 des ersten UND-Glieds AND1 verbunden ist, wird der invertierte oder negierte zweite Eingang u2 des ersten UND-Glieds AND1 mit dem Summensignal des zweiten Halbaddierers HA2 beaufschlagt. Da der Summenausgang s des zweiten Volladdierers FA2 mit dem dritten Eingang u3 des ersten UND-Glieds AND1 verbunden ist, wird der dritte Eingang u3 des ersten UND-Glieds AND1 mit dem Summensignal des zweiten Volladdierers FA2 beaufschlagt. Der Ausgang u ou t des ersten UND-Glieds AND1 liefert die Information l 2 , dass sich im fünf Bit breiten Eingangs(kode)wort A B C D E zwei Einsen (= 1 ) befinden.

Da der Übertragsausgang c ou t des zweiten Volladdierers FA2 mit dem invertierten oder negierten ersten Eingang u4 des zweiten UND-Glieds AND2 verbunden ist, wird der invertierte oder negierte erste Eingang u4 des zweiten UND-Glieds AND2 mit dem Übertragsausgangssignal des zweiten Volladdierers FA2 beaufschlagt. Da der Summenausgang s des zweiten Volladdierers FA2 mit dem zweiten Eingang u5 des zweiten UND-Glieds AND2 verbunden ist, wird der zweite Eingang u5 des zweiten UND-Glieds AND2 mit dem Summensignal des zweiten Volladdierers FA2 beaufschlagt. Da der Summenausgang s des zweiten Halbaddierers HA2 mit dem dritten Eingang u6 des zweiten UND- Glieds AND2 verbunden ist, wird der dritte Eingang u6 des zweiten UND-Glieds AND2 mit dem Summensignal des zweiten Halbaddierers HA2 beaufschlagt. Der Ausgang u ou t des zweiten UND- Glieds AND2 liefert die Information l 3 , dass sich im fünf Bit breiten Eingangs(kode)wort A B C D E drei

Einsen (= 1 ) befinden.

Da der Übertragsausgang c ou t des zweiten Volladdierers FA2 mit dem Eingang p in des Pufferglieds BUF verbunden ist, wird der Eingang p in des Pufferglieds BUF mit dem Übertragsausgangssignal des zweiten Volladdierers FA2 beaufschlagt. Der Ausgang p ou t des

Pufferglieds BUF liefert die Information l 4+ , dass sich im fünf Bit breiten Eingangs(kode)wort A B C D E vier Einsen (= 1 ) oder mehr als vier Einsen (= 1 ) befinden, mit anderen Worten also mindestens vier Einsen (= 1 ).

Mittels des Kodieralgorithmus für die 5b/6b-Kodiervorrichtung gemäß der vorliegenden Erfindung werden die 32 zu übertragenden 5 Bit-Eingangs(kode)wörter A B C D E in 6 Bit-

Ausgangswörter a b c d e i gewandelt, wobei in Fig. 1 B die sechs einzelnen Bits der 6 Bit- Ausgangswörter mit den Buchstaben a, b, c, d, e, i bezeichnet sind.

Die 5b/6b-Kodiervorrichtung gemäß der vorliegenden Erfindung und das 5b/6b-Kodierverfahren gemäß der vorliegenden Erfindung greifen hierbei, wie in Form des nachstehenden, anhand Fig. 3A bis Fig. 3F veranschaulichten Kodierschemas veranschaulicht, auf die durch die Schaltungsanordnung Z gemäß der vorliegenden Erfindung zur Verfügung gestellte Information l Information l 2 , Information l 3 , Information l 4+ zu, wobei die Schaltungsanordnung Z

- der 5b/6b-Kodiervorrichtung vorgeschaltet sein kann und/oder

- Teil der 5b/6b-Kodiervorrichtung sein kann und/oder

- einheitlich und/oder einstückig mit der 5b/6b-Kodiervorrichtung ausgebildet sein kann.

Das 5b/6b-Kodierverfahren gemäß der vorliegenden Erfindung stellt also eingehende 5 Bit- Wörter A B C D ΕΞ im Ergebnis über die exemplarische Kodiertabelle gemäß Fig. 1 B in Form von ausgehenden primären 6 Bit-Symbolen a b c d e i (= Primary a b c d e i) wie folgt dar: a = A ODER Set3.

Diese Kodiervorschrift für das erste Bit a des Ausgangssymbols a b c d e i kann mittels der anhand Fig. 3A exemplarisch veranschaulichten logischen Schaltelemente realisiert sein, durch die eine erste Komponente der fünf Bit / sechs Bit-Kodiervorrichtung (5b/6b-Kodiervorrichtung) gemäß der vorliegenden Erfindung gegeben sein kann. b = Set1 ODER [B UND Set3_negiert].

Diese Kodiervorschrift für das zweite Bit b des Ausgangssymbols a b c d e i kann mittels der anhand Fig. 3B exemplarisch veranschaulichten logischen Schaltelemente realisiert sein, durch die eine zweite Komponente der fünf Bit / sechs Bit-Kodiervorrichtung (5b/6b-Kodiervorrichtung) gemäß der vorliegenden Erfindung gegeben sein kann. c = C ODER Set1 ODER Set3 ODER [1 WENN ABCDE=0001 1].

Diese Kodiervorschrift für das dritte Bit c des Ausgangssymbols a b c d e i kann mittels der anhand

Fig. 3C exemplarisch veranschaulichten logischen Schaltelemente realisiert sein, durch die eine dritte Komponente der fünf Bit / sechs Bit-Kodiervorrichtung (5b/6b-Kodiervorrichtung) gemäß der vorliegenden Erfindung gegeben sein kann. d = D UND Set3_negiert.

Diese Kodiervorschrift für das vierte Bit d des Ausgangssymbols a b c d e i kann mittels der anhand Fig. 3D exemplarisch veranschaulichten logischen Schaltelemente realisiert sein, durch die eine vierte Komponente der fünf Bit / sechs Bit-Kodiervorrichtung (5b/6b-Kodiervorrichtung) gemäß der vorliegenden Erfindung gegeben sein kann. e = Set2 ODER [E UND (1 WENN ABCDE=0001 1 )] ODER [1 WENN ( _ UND Set1_negiert)].

Diese Kodiervorschrift für das fünfte Bit e des Ausgangssymbols a b c d e i kann mittels der anhand Fig. 3E exemplarisch veranschaulichten logischen Schaltelemente realisiert sein, durch die eine fünfte Komponente der fünf Bit / sechs Bit-Kodiervorrichtung (5b/6b-Kodiervorrichtung) gemäß der vorliegenden Erfindung gegeben sein kann. i = [1 WENN ABCDE=1 1 1 1 1] ODER Set2 ODER [1 WENN (l 2 UND ABCDE=1 1 100)].

Diese Kodiervorschrift für das sechste (= letzte) Bit i des Ausgangssymbols a b c d e i kann mittels der anhand Fig. 3F exemplarisch veranschaulichten logischen Schaltelemente realisiert sein, durch die eine sechste Komponente der fünf Bit / sechs Bit-Kodiervorrichtung (5b/6b-Kodiervorrichtung) gemäß der vorliegenden Erfindung gegeben sein kann.

Hierbei ist

Set1 = (1 WENN ABCDE=00000) ODER (1 WENN ABCDE=00001 ),

und demzufolge ist

Set1_negiert = (0 WENN ABCDE=00000) ODER (0 WENN ABCDE=00001 );

Set2 = (1 WENN ABCDE=1 1 1 1 1 ) ODER (1 WENN ABCDE=00001 );

Set3 = (1 WENN ABCDE=1 1 1 1 1 ) ODER (1 WENN ABCDE=1 1 1 10),

und demzufolge ist

Set3_negiert = (0 WENN ABCDE=1 1 1 1 1 ) ODER (0 WENN ABCDE=1 1 1 10),

wobei

Set1_negiert auch als Set1_invertiert bezeichnet werden kann und

Set3_negiert auch als Set3_invertiert bezeichnet werden kann.

Mittels dieses primären Kodieralgorithmus für den 5b/6b-Kodierer gemäß der vorliegenden Erfindung wird von den 32 zu übertragenden 5 Bit-Eingangs(kode)wörtern A B C D E ein Teil in 6 Bit-

Ausgangssymbole oder Ausgangswörter a b c d e i gewandelt, die eine identische Anzahl von Nullen und Einsen, nämlich jeweils drei Nullen und drei Einsen enthalten und demzufolge als balanced oder D[irect]C[urrent]-balanced oder D[irect]C[urrent]-neutral bezeichnet werden, also gleichstromneutral übertragbar sind.

So werden exemplarisch gemäß der Kodiertabelle in Fig. 1 B neunzehn der 32 zu übertragenden 5 Bit- Eingangs(kode)wörter A B C D E in gleichstromneutral übertragbare 6 Bit-

Ausgangssymbole a b c d e i gewandelt. Der restliche Teil der 32 zu übertragenden 5 Bit-Eingangs(kode)wörter A B C D E wird in 6 Bit-

Ausgangssymbole a b c d e i gewandelt, die nicht eine identische Anzahl von Nullen und Einsen enthalten, sondern

- entweder vier Nullen und zwei Einsen

- oder zwei Nullen und vier Einsen

und demzufolge als unbalanced oder D[irect]C[urrent]-unbalanced oder nicht-D[irect]C[urrent]-neutral bezeichnet werden, also für sich allein genommen nicht gleichstromneutral übertragbar wären.

So werden exemplarisch gemäß der Kodiertabelle in Fig. 1 B dreizehn der 32 zu übertragenden 5 Bit- Eingangs(kode)wörter A B C D E in nicht gleichstromneutral übertragbare 6 Bit- Ausgangssymbole a b c d e i gewandelt. Für diese dreizehn Eingangssymbole A B C D E gibt es also jeweils zwei mögliche Ausgangssymbole oder Ausgangswörter, nämlich gemäß Fig. 1 B

Primary a b c d e i und Alternate a b c d e i.

Ob nun

- das erste oder primäre Ausgangssymbol oder -(kode)wort, also Primary a b c d e i, oder

- das zweite oder alternative Ausgangssymbol oder -(kode)wort, also Alternate a b c d e i

(= Inverse oder Negierung des gemäß Fig. 1 B jeweiligen Primary a b c d e i),

verwendet wird, hängt vom jeweils zuvor gesendeten unbalancierten Ausgangssymbol ab.

Hierbei wird für das zweite oder alternative Ausgangssymbol oder -(kode)wort Alternate a b c d e i die wie folgt gebildete Disparität DISP berücksichtigt:

DISP = [ _ ODER l 4+ ODER ABCDE=1 1 100 ODER ABCDE=0001 1] XOR [ABCDE=1 1 100 ODER ABCDE=00001 ODER ABCDE=1 1 101 ODER ABCDE=1 101 1 ODER [(A ODER B) UND CDE=1 1 1]]. Hierbei ist die XOR-Anweisung schaltungstechnisch zum Beispiel durch ein [e]X[clusive ]OR-Gatter oder [e]X[clusive ]OR-Glied realisierbar.

In Abhängigkeit vom Ergebnis dieser ermittelten Disparität DISP wird

- entweder das erste oder primäre Ausgangssymbol oder -(kode)wort (= Primary a b c d e i)

- oder das zweite oder alternative Ausgangssymbol oder -(kode)wort (= Alternate a b c d e i) selektiert und verwendet, um die fehlende D[irect]C[urrent]-Balanciertheit oder fehlende Gleichstromneutralität auszugleichen oder zu kompensieren.

Durch den vorstehend beschriebenen Kodieralgorithmus für den 5b/6b-Kodierer gemäß der vorliegenden Erfindung ist es möglich, einen höheren kodierten Datendurchsatz als bei konventionellen Lösungen zu erzielen.

Bezugszeichenliste a erstes Ausgangsbit des Ausgangskodeworts oder Ausgangsworts a b c d e i

A erstes Eingangsbit des Eingangskodeworts oder Eingangsworts A B C D E AND1 erstes UND-Gatter oder erstes UND-Glied

AND2 zweites UND-Gatter oder zweites UND-Glied

b zweites Ausgangsbit des Ausgangskodeworts oder Ausgangsworts a b c d e i

B zweites Eingangsbit des Eingangskodeworts oder Eingangsworts A B C D E

BUF Pufferglied

c drittes Ausgangsbit des Ausgangskodeworts oder Ausgangsworts a b c d e i

C drittes Eingangsbit des Eingangskodeworts oder Eingangsworts A B C D E

c in dritter Eingangsanschluss oder Übertragseingangsanschluss des Volladdierers FA1 , FA2 c ou t Übertragsausgangsanschluss des Volladdierers FA1 , FA2 oder des Halbaddierers HA1 , HA2 d viertes Ausgangsbit des Ausgangskodeworts oder Ausgangsworts a b c d e i

D viertes Eingangsbit des Eingangskodeworts oder Eingangsworts A B C D E

DISP Disparität

e fünftes Ausgangsbit des Ausgangskodeworts oder Ausgangsworts a b c d e i

E fünftes oder letztes Eingangsbit des Eingangskodeworts oder Eingangsworts A B C D E FA1 erster Volladdierer

FA2 zweiter Volladdierer

HA1 erster Halbaddierer

HA2 zweiter Halbaddierer

i sechstes oder letztes Ausgangsbit des Ausgangskodeworts oder Ausgangsworts a b c d e i Ii. erste Information, dass sich Eingangskodewort oder Eingangswort A B C D E eine Eins oder keine Eins befindet

1 2 zweite Information, dass sich Eingangskodewort oder Eingangswort A B C D E zwei Einsen befinden

1 3 dritte Information, dass sich Eingangskodewort oder Eingangswort A B C D E drei Einsen befinden

l 4+ vierte Information, dass sich Eingangskodewort oder Eingangswort A B C D E vier Einsen oder fünf Einsen befinden

NOR N[icht-]0[de]R-Gatter oder N[icht-]0[de]R-Glied

n out Ausgangsanschluss des N[icht-]0[de]R-Gatters oder N[icht-]0[de]R-Glieds NOR

n1 erster Eingangsanschluss des N[icht-]0[de]R-Gatters oder N[icht-]0[de]R-Glieds NOR n2 zweiter Eingangsanschluss des N[icht-]0[de]R-Gatters oder N[icht-]0[de]R-Glieds NOR

Pin Eingangsanschluss des Pufferglieds BUF

Po U t Ausgangsanschluss des Pufferglieds BUF

s Summenausgangsanschluss des Volladdierers FA1 , FA2 oder des Halbaddierers HA1 , HA2 u1 invertierter oder negierter erster Eingangsanschluss des ersten UND-Gatters oder UND-

Glieds AND1

u2 invertierter oder negierter zweiter Eingangsanschluss des ersten UND-Gatters oder UND- Glieds AND1

u3 dritter Eingangsanschluss des ersten UND-Gatters oder UND-Glieds AND1

u4 invertierter oder negierter erster Eingangsanschluss des zweiten UND-Gatters oder UND-

Glieds AND2 u5 zweiter Eingangsanschluss des zweiten UND-Gatters oder UND-Glieds AND2

u6 dritter Eingangsanschluss des zweiten UND-Gatters oder UND-Glieds AND2

u ou t Ausgangsanschluss des ersten UND-Gatters oder UND-Glieds AND1 oder des zweiten UND- Gatters oder UND-Glieds AND2

x erster Eingangsanschluss des Volladdierers FA1 , FA2 oder des Halbaddierers HA1 , HA2 y zweiter Eingangsanschluss des Volladdierers FA1 , FA2 oder des Halbaddierers HA1 , HA2

Z Schaltungsanordnung