eines Versatzes zwischen zwei Signalflanken

Die vorliegende Erfindung bezieht sich auf eine Schaltungsanordnung und ein Verfahren zum Ermitteln eines Versatzes zwischen zwei Signalflanken und insbesondere auf eine digitale Schaltung zur Messung einer Phasenverschiebung zwischen periodischen Signalen mit gleicher Frequenz oder einer Einschaltdauer eines digitalen Signals.

Hintergrund

Für viele Anwendungen ist es wünschenswert, einen genauen Wert für einen Phasenversatz von zwei Signalen gleicher Frequenz zu bekommen. Diese Information ist beispielsweise bei sehr hoch getakteten Computeranlagen von Bedeutung, wo unterschiedliche Ausbreitungsgeschwindigkeiten von Signalen zu einem signifikanten Phasenversatz führen, der entsprechend zu berücksichtigen ist. Ein Beispiel hierfür sind Lese- oder Schreib-Operationen von Daten in Speichereinheiten. Aber auch bei anderen Anwendungen in der digitalen Signalverarbeitung, bei denen eine Synchronität wichtig ist, sind die Phasenbeziehungen zu berücksichtigen.

Mit Kenntnis von solchen Phasendifferenzen (z.B. zwischen Taktsignalen) können Verzögerungsleitungen in einer Regelschleife angepasst werden, um eine Kompensation der unerwünschten Phasendifferenz zu erreichen.

Ein Beispiel sind DLL-Schaltungen (DLL = Delay-Locked-Loop, englisch) und in ähnlicher Weise auch PLL-Schaltungen (PLL = Phase-Locked-Loop, englisch), bei denen typischerweise ein Phasendetektor in Kombination mit einer Ladungspumpe und/oder einem Tiefpassfilter verwendet werden. Der Phasendetektor kann beispielsweise ein logisches XOR-Gatter, eine sogenannte Bang- Bang-Schaltung oder einen proportionalen Phasendetektor umfassen. Hierbei wird allerdings in der Regel„nur" ein analoges Ausgangssignal erzeugt, das proportional zum Phasenfehler ist - jedoch keinen absoluten Wert für den Phasenversatz angibt.

Die Messung des Phasenversatzes wird ebenfalls bei Laserentfernungsmessungen genutzt. Hierbei wird meist ein Signal erzeugt, dessen Pulsbreite proportional zum Phasenfehler ist (ähnlich einem XOR- Phasendetektor). Die Länge dieser Pulse wird mit einem deutlich schnelleren Taktsignal in Kombination mit einem Zähler vermessen und in Bezug zur Länge einer Periode gestellt. Diese Vorgehensweise eignet sich jedoch nicht für die Phasenmessung von Hochge- schwindigkeitsdatenschnittstellen, da hierfür ein Taktsignal mit einer deutlich höheren Frequenz (z.B. im 3-stelligen Gigaherzbereich) als der des zu vermessenden Signals benötigt wird. Außerdem ist es technisch sehr aufwendig, solche Signale zu erzeugen. Entsprechende digitale Schaltungen würden - soweit überhaupt umsetzbar - sehr viel Energie verbrauchen.

In manchen konventionellen DLL- oder PLL-Schaltungen werden sogenannte Zeit-zu-Digital-Wandler eingesetzt, um die Phasenverschiebung zu ermitteln. Diese basieren typischerweise auf einer sogenannten Verzögerungsleitung (z.B. eine sogenannte Vernier- Verzögerungsleitung), die den zeitlichen Versatz zwischen einem Start- und einem Stoppsignal misst. Solche Verzögerungsleitungen benötigen in der Regel eine Kalibrierung und können nicht aus einer digitalen Standardzellbibliothek erzeugt werden. Ein rein digitaler Zeit-zu-Digitalwandler ist zwar ebenfalls bekannt, die Umsetzung ist jedoch sehr komplex, da die Auflösung stark von der Platzierung und dem Signalrouting des Gatters abhängt. Außerdem sind die digitalgesteuerten Oszillatoren technologieabhängig und benötigen für die Schaltung insgesamt einen sehr hohen Flächenbedarf.

Im Stand der Technik finden sich noch weitere Möglichkeiten, um Phasenverschiebungen von periodischen Signalen gleicher Frequenz zu messen. Zunächst kann eine sogenannte digitale Schwebung erzeugt werden, wobei die zu vermessenden Signale mit einer dicht benachbarten Frequenz abgetastet werden. Die resultierenden Ausgangssignale (digitale Schwebungen) haben eine deutlich niedrigere Frequenz und spiegeln die Phasen der zu vermessenden Signale in ihren eigenen Phasen wider. Durch die niedrigere Frequenz ist die Phase aber deutlich einfacher zu bestimmen und herkömmliche analoge oder auch digitale Verfahren können genutzt werden. Dieses Prinzip wird beispielsweise in der DE 102 33 596 angewandt.

Bei einem zweiten konventionellen Verfahren wird ein Taktsignal mit einer deutlich höheren Frequenz als die Signalfrequenz verwendet. Mit dieser hohen Taktrate kann beispielsweise eine zeitliche Verschiebung der beiden zu vermessenden Signale mithilfe eines Zählers gemessen werden. Ein Nachteil dieser Vorgehensweise besteht darin, dass die benötigte hohe Taktfrequenz zu einer sehr hohen Leistungsaufnahme führt bzw. dass die Umsetzung eines geeigneten Zählers für diese hohen Frequenzen unter Umständen nicht zur Verfügung steht. Diese Vorgehensweise wird beispielsweise in der DE 2 030 105 oder auch in der DE 2 042 163 angewandt.

Bei einem weiteren konventionellen Verfahren wird zunächst ein analoges Signal erzeugt, welches die Phaseninformation enthält. Anschließend wird mit einer digitalen Logik oder einem Analog-zu-Digital- Wandler das analoge Signal in ein digitales Signal umgewandelt. Durch die Verwendung von analogen Signalen wird das Resultat jedoch in erheblichem Umfang äußeren Einflüssen ausgesetzt sein. Das Resultat ist daher störanfälliger als bei einer reinen Digitalverarbeitung. Ein Beispiel für diese Signalverarbeitung ist in der US 2007/296396 beschrieben.

Es ist ebenfalls möglich, die Phasenverschiebung im Frequenzbereich zu ermitteln, wozu die Signale zunächst Fourier-transformiert werden. Hierzu können zum Beispiel FFT-Elemente genutzt werden (FFT=Fast-Fouri erTransformation). Dies macht die Umsetzung allerding deutlich komplexer als bei anderen Messverfahren. Außerdem müssen die Signale mit einer hohen zeitlichen Auflösung erfasst werden, um eine ausreichende Genauigkeit zu erhalten. Ein Beispiel für diese Vorgehensweise ist in der EP o 791 807 beschrieben.

Bei einem weiteren konventionellen Verfahren wird ein langsameres Taktsignal zur Abtastung genutzt, wobei vier Zähler eingesetzt werden, um die vier möglichen Zustände der beiden abgetasteten Signale in ihrer Länge zu bestimmen (zu zählen). Anschließend wird daraus die Phasenverschiebung ermittelt. Dies hat jedoch den Nachteil, dass ein höherer Logikaufwand erforderlich ist, was wiederum zu einem höheren Flächenbedarf auf der entsprechenden Schaltungsanordnung führt. Ein weiterer Nachteil besteht darin, dass die Auflösung und die Abtastrate nur über die Dauer der Messung verbessert werden können.

Daher besteht ein Bedarf nach weiteren Schaltungsanordnungen, die einen Versatz von zwei digitalen Signalflanken hoher Frequenz ermittelt und zumindest einige der oben genannten Nachteile überwindet.

Zusammenfassung

Zumindest ein Teil der obengenannten Probleme wird durch eine Schaltungsanordnung nach Anspruch 1 und ein Verfahren zum Ermitteln eines Versatzes zwischen zwei Signalflanken nach Anspruch 12 gelöst.

Die vorliegende Erfindung bezieht sich auf eine Schaltungsanordnung zum Ermitteln eines Versatzes zwischen zwei Signalflanken von zumindest einem digitalen Signal, das eine Signalfrequenz aufweist. Die Schaltungsanordnung um- fasst: eine Einsteileinrichtung, eine Abtasteinrichtung, eine Detektiereinrichtung und eine Ermittlungseinrichtung. Die Einsteileinrichtung dient zum Einstellen oder zum Veranlassen des Einstellens einer Abtastfrequenz eines Abtastsignals, wobei die Abtastfrequenz kleiner ist als die Signalfrequenz. Die Abtasteinrichtung dient zum Abtasten des zumindest einen digitalen Signals mit der Abtast- frequenz und zum Erzeugen von zumindest einem Ausgangssignal. Die Detektie- reinrichtung dient zum Detektieren von zumindest zwei Flanken des zumindest einen Ausgangssignals. Die Ermittlungseinrichtung dient zum Ermitteln des Versatzes zwischen den zumindest zwei detektierten Flanken.

Der Begriff Versatz soll breit ausgelegt werden und jede Form von zeitlicher Separation zwischen Signalflanken (steigende und/oder fallende) umfassen. Daher kann der Versatz auch eine Signal- oder Einschaltdauer (Duty-Cycle) sein, d.h. eine Länge eines Signalwertes anzeigen.

Optional ist die Einsteileinrichtung ausgebildet, um die Abtastfrequenz derart zu wählen, dass das Verhältnis zwischen Abtastfrequenz und Signalfrequenz rational ist (eine rationale Zahl darstellt). Beispielsweise ist das Verhältnis der Signalfrequenz zur Abtastfrequenz gegeben durch: M (N+i)/N oder (M N+i)/N, wobei M und N ganzzahlig sind. Der Unterschied zwischen den beiden Gleichungen besteht darin, dass sich bei der Formel M(N+i)/N für M>i die Auflösung reduziert, während sie bei der Formel (MN+i)/N konstant bleibt. Die Zahl N definiert beispielsweise die Auflösung (N-te Teil einer Periode kann maximal aufgelöst werden) und M ist ein Faktor zur Anpassung der Abtastrate.

Optional umfasst das zumindest eine digitale Signal zwei Signale mit gleicher Signalfrequenz und die zumindest zwei Flanken umfassen eine erste Flanke des ersten digitalen Signals und eine zweite Flanke des zweiten digitalen Signals. So können z. B. die erste Flanke und die zweite Flanke jeweils eine fallende Flanke oder jeweils eine steigende Flanke sein, oder die erste Flanke ist steigend und die zweite Flanke ist fallend. Der Begriff„gleich" soll nicht zwingend eine mathematische Identität bedeuten. Vielmehr sollen die Begriffe bis auf einen Toleranzbereich gleich sein (z.B. +/- 1 % oder +/- 5% oder +/- 10%), der durch einen Jitter verursacht sein kann.

Optional ist das zumindest eine digitale Signal (nur) ein Signal und die zumindest zwei Flanken umfassen eine ansteigende Flanke und eine fallende Flanke des einen Signals und die Ermittlungseinrichtung ist ausgebildet, um eine Länge eines Arbeitszyklus (duty cycle) zu bestimmen. Der Arbeitszyklus ist zum Beispiel die Zeitdauer zwischen zwei aufeinanderfolgenden Flanken. Die fallende bzw. steigende Flanke können beispielsweise aufeinanderfolgende Flanken sein, müssen es aber nicht. Wenn die Periodendauer bekannt ist, kann beispielsweise auch eine spätere fallende Flanke genutzt werden, um den Arbeitszyklus zu bestimmen.

Optional umfasst die Ermittlungseinrichtung einen Zähler und/oder eine Zähleinrichtung, um Zählerwerte mit einer Taktung des Abtastsignals bereitzustellen. Die Taktung gibt zum Bespiel das zeitliche Inkrement an, mit dem die Zeit gemessen wird bzw. die Zeitabstände gezählt werden. Die Ermittlungseinrichtung kann außerdem ausgebildet sein, um den Zähler zurückzusetzen, wenn eine erste Flanke der zumindest zwei Flanken ermittelt wurde, so dass der Versatz aus einem Zählwert zum Zeitpunkt der zweiten Flanke bestimmbar ist.

Optional umfasst die Schaltungsanordnung eine Subtraktionsschaltung, die ausgebildet ist, um zu den Zeitpunkten der Bestimmung der ersten Flanke und der zweiten Flanke zugehörigen Zählerstände voneinander zu subtrahieren und daraus den Versatz zu bestimmen.

Optional umfasst die Detektiereinrichtung ein Filter, um in dem zumindest einen Ausgangssignal einen hochfrequenten Anteil im Ausgangssignal herauszufil- tern. Beispielsweise können Bereiche mit schnell aufeinander folgenden Zu- standsänderungen (d.h. hochfrequente Anteile) herausgefiltert werden und stabile Zustände (mit einer bestimmten Anzahl von konstanten Werten) abgewartet werden.

Auch die Ermittlungseinrichtung kann optional ein Ausgangsfilter aufweisen, das ausgebildet ist, eine Tiefpassfilterung am Ausgangssignal durchzuführen.

Die vorliegende Erfindung bezieht sich auch auf eine Vorrichtung zum Ermitteln von Signallaufzeiten von digitalen Signalen entlang unterschiedlicher Signalpfa- de in einer Recheneinheit, die mit einem Arbeitstakt getaktet ist. Die Vorrichtung umfasst: eine Schaltungsanordnung, wie sie zuvor beschrieben wurde, wobei der Arbeitstakt die Abtastfrequenz der Schaltungsanordnung bestimmt oder ist. Die Vorrichtung umfasst weiter eine Verarbeitungseinheit (oder Recheneinheit) zum Ermitteln der Signallaufzeit aus dem ermittelten Versatz. Diese Vorrichtung kann beispielsweise Signallaufzeiten von Digitalsignalen ermitteln (z.B. in einer Datenverarbeitungseinheit oder Computer), wobei der Takt gleich dem Takt in dem Computer sein kann.

Die vorliegende Erfindung bezieht sich auch auf ein Verfahren zum Ermitteln eines Versatzes zwischen zwei Signalflanken von zumindest einem digitalen Signal, das eine Signalfrequenz aufweist. Das Verfahren umfasst die Schritte:

- Einstellen einer Abtastfrequenz eines Abtastsignals, wobei die Abtastfrequenz kleiner ist als die Signalfrequenz;

- Abtasten des zumindest einen digitalen Signals mit der Abtastfrequenz und Erzeugen von zumindest einem Ausgangssignal;

- Detektieren von zumindest zwei Flanken des zumindest einen Ausgangssignals; und

- Ermitteln des Versatzes zwischen den zumindest zwei detektierten Flanken.

Ausführungsbeispiele der vorliegenden Erfindung ermöglichen die folgenden Vorteile:

- Die Messung erfolgt rein digital und kann aus einer Standardzellbibliothek erzeugt werden. Dies ermöglicht eine einfache Implementierung und einen problemlosen Transfer zwischen verschiedenen Halbleiterprozessen.

- Durch die Wahl einfacher Designparameter können sowohl die Auflösung als auch die Sample-Rate den Anforderungen entsprechend eingestellt werden. - Sie können insbesondere für Phasendetektoren in DLL-Schaltungen eingesetzt werden und erlauben eine absolute Phasenmessung, um eine Verzögerungsleitung auf eine beliebige Phasenverschiebung zu regeln (nicht nur auf i8o° bzw. 360 ⁰ , wie in üblichen Implementierungen).

- Ebenso ist es möglich, Messungen und Kompensationen von Phasendifferenzen an sogenannten Source-synchronen I/O-Verbindungen durchzuführen, wie sie zum Beispiel bei dem Phase-Training bei (G)DDRX- Standards genutzt werden.

- Insgesamt benötigt die Schaltungsanordnung nach Ausführungsbeispielen einen deutlich geringeren Flächenbedarf als dies bei konventionellen Schaltungen erforderlich ist.

- Ein besonderer Vorteil besteht darin, dass der Energiebedarf der Schaltungsanordnung gering ist und außerdem eine hohe Robustheit durch einen Verzicht auf analoge Elemente erreicht wird. Daher sind Ausführungsbeispiele insbesondere für Hochgeschwindigkeits- und Niederener- giespeicherkontroller oder Hochgeschwindigkeits- und Niederenergiespeicher interessant.

Aufgrund der genannten Vorteile können Ausführungsbeispiele insbesondere für Sender/Empfänger an Multigigabitschnittstellen und für das Taktmanagement von sogenannten IP-Cores (wie zum Beispiel DLL) genutzt werden.

Kurzbeschreibung der Figuren

Die Ausführungsbeispiele der vorliegenden Erfindung werden besser verstanden anhand der folgenden detaillierten Beschreibung und den beiliegenden Zeichnungen der unterschiedlichen Ausführungsbeispiele, die jedoch nicht so verstanden werden sollten, dass sie die Offenbarung auf die spezifischen Ausführungsformen einschränkt, sondern lediglich der Erklärung und dem Verständnis dienen.

Fig. 1 zeigt eine Schaltungsanordnung zum Ermitteln eines Versatzes zwischen zwei Signalflanken von digitalen Signalen gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.

Fig. 2 zeigt weitere Details einer solchen Schaltungsanordnung gemäß weiterer Ausführungsbeispiele.

Fig. 3. zeigt ein weiteres Ausführungsbeispiel der vorliegenden Erfindung, bei dem keine Subtraktionsschaltung vorhanden ist.

Fig. 4 zeigt beispielhafte Signalverläufe aus der Schaltungsanordnung aus der Fig. 2.

Fig. 5 zeigt ein Ausführungsbeispiel für eine Detektiereinrichtung mit einem variablen Filter.

Fig. 6 veranschaulicht eine Detektion von Flanken bei Jitter-behafteten Signalverläufen.

Fig. 7 zeigt ein Ausführungsbeispiel der Detektiereinrichtung für eine Detektion von Übergängen innerhalb eines Signals.

Fig. 8 zeigt ein beispielhaftes Systemdiagramm zur Messung eines digitalen Duty-Cycles.

Fig. 9 zeigt ein Flussdiagramm für ein Verfahren zum Ermitteln eines Versatzes von Signalflanken gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.

Detaillierte Beschreibung

Fig. 1 zeigt ein Ausführungsbeispiel für eine Schaltungsanordnung, die geeignet ist zum Ermitteln eines Versatzes zwischen zwei Signalflanken von zumindest einem digitalen Signal A, B mit einer Signalfrequenz f. Die Schaltungsanordnung umfasst: eine Einsteileinrichtung 110 zum Einstellen oder zum Veranlassen des Einstellens einer Abtastfrequenz fabtast eines Abtastsignals, wobei die Abtastfrequenz fabtast kleiner ist als die Signalfrequenz f. Die Schaltungsanordnung umfasst außerdem eine Abtasteinrichtung 120 zum Abtasten des zumindest einen digitalen Signals A,B mit der Abtastfrequenz fabtast und zum Erzeugen von zumindest einem Ausgangssignal Ai, Bi, eine Detektiereinrichtung 130 zum Detek- tieren von zumindest zwei Flanken des zumindest einen Ausgangssignals Ai, Bi und zum Bereitstellen zugehöriger Detektionssignale A2, B2. Schließlich umfasst die Schaltungsanordnung eine Ermittlungseinrichtung 140 zum Ermitteln des Versatzes zwischen den zumindest zwei detektierten Flanken.

Ausführungsbeispiele nutzen vorteilhafterweise eine rein digitale Schaltung, wobei die resultierende Phasenverschiebung als ein beispielhaftes digitales Wort ausgegeben werden kann, welches den relativen Phasenwinkel oder die Länge des Arbeitszyklus angibt. Für diese Messung wird wie gesagt ein Abtastsignal genutzt, dessen Frequenz fabtast niedriger ist als die der zu messenden Signale A,B (fabtast<f). Die beiden Frequenzen können dabei aber in einem festen (rationalen) Verhältnis zueinander stehen. Dieses Verhältnis legt sowohl die Auflösung als auch die Abtastrate (Sample-Rate) der Messwerte fest. Mit dem Abtastsignal wird ein Zähler betrieben, der kontinuierlich Zählwerte durchläuft, deren Anzahl der Auflösung entsprechen.

Ausführungsbeispiele dieser Schaltungsanordnung können insbesondere für die folgenden Anwendungen genutzt werden (sollen aber nicht darauf beschränkt werden):

- Bestimmung der Phasenverschiebung zwischen zwei periodischen Taktsignalen gleicher Frequenz, und

- Bestimmung der Länge eines Arbeitszyklus oder der Einschaltdauer (duty-cycles).

Ausführungsbeispiele lösen daher die obengenannten technischen Aufgaben dadurch, dass die/das zu vermessenden Taktsignal(e) mit einem dritten Taktsignal mit niedrigerer Frequenz abgetastet werden/wird. Die Frequenz des Abtast-Taktsignals kann derart gewählt werden, dass die Dauer von N Taktzyklen dieses Signals genau der Dauer von M*(N+i) oder von (M*N+i) Taktzyklen der zu vermessenden Taktsignale entspricht, wobei M eine beliebige ganze Zahl > o ist. Außerdem kann mit dem Abtasttaktsignal ein Zähler mit N Zuständen betrieben werden. Immer wenn eines der beiden abgetasteten Signale seinen Wert von„o" zu„1" ändert, wird der aktuelle Wert des Zählers in ein entsprechendes Register übertragen. Die Differenz dieser beiden Werte ergibt somit die Phasenverschiebung der zu vermessenden Signale mit einer Auflösung von i/N*36o°.

Fig. 2 zeigt beispielhaft ein Ausführungsbeispiel für die Schaltungsanordnung, die dieses Messprinzip umsetzt. Die Schaltungsanordnung umfasst die Abtasteinrichtung 120, die Detektiereinrichtung 130, die Ermittlungseinrichtung 140, eine Subtraktionsschaltung 145 und eine Filterschaltung 146. Die Abtasteinrichtung 120 erhält die zwei zu vermessenden Signale: Signal A und Signal B. Außerdem erhält die Abtasteinrichtung 120 ein Abtastsignal mit einer Abtastfrequenz fabtast, die durch die Einsteileinrichtung (nicht gezeigt in der Fig. 2) entsprechend eingestellt wird.

Diese Abtastfrequenz fabtast wird genutzt, um das Signal A und das Signal B abzutasten. Dazu können beispielhaft, wie in der Fig. 2 gezeigt, ein erstes und ein zweites Abtastelement 121, 122 (z.B. D-Flipflop-Schaltungen) genutzt werden. Die Abtasteinrichtung 120 erzeugt somit ein erstes Ausgangssignal Ai (abgetastete Signal A) und ein zweites Ausgangssignal Bi (abgetastete Signal B), welches an die Detektiereinrichtung 130 ausgegeben wird. Ein möglicher Signalverlauf wird beispielhaft mit der Fig. 4 weiter unten erläutert werden.

Die Detektiereinrichtung 130 umfasst ein erstes Detektorelement 131 und ein zweites Detektorelement 132. Sowohl das erste Detektorelement 131 als auch das zweite Detektorelement 132 werden mit dem Abtastsignal getaktet und erzeugen ein erstes Detektionssignal A2 und ein zweites Detektionssignal B2, wobei die Detektionssignale A2, B2 die zu detektierenden Flanken anzeigen und an die Ermittlungseinrichtung 140 ausgegeben werden.

Die Ermittlungseinrichtung 140 umfasst eine erste Zähleinrichtung 141, eine zweite Zähleinrichtung 142 und einen Zähler 143. Die Zähleinrichtungen 141, 142 sind beispielsweise durch ein erstes D-Flipflop-Element und ein zweites D- Flipflop-Element gebildet und werden durch das Abtastsignal getaktet. Der Zähler 143 gibt fortlaufende Zählwerte als Zeitbasis aus.

Die erste Zähleinrichtung 141 ist ausgebildet, um das erste Detektionssignal A2 mit den Zählwerten des Zählers 143 zu kombinieren und einen zu dem ersten Detektionssignal A2 zugehörigen ersten Zählerstand A3 auszugeben. Die zweite Zähleinrichtung 142 ist ausgebildet, um das zweite Detektionssignal B2 mit den Zählwerten des Zählers 143 zu kombinieren und einen zu dem zweiten Detektionssignal B2 zugehörigen zweiten Zählerstand B3 auszugeben.

Der erste Zäherstand A3 und der zweite Zählerstand B3 werden von der Ermittlungsschaltung 140 an die Subtraktionsschaltung 145 ausgegeben. Die Subtraktionsschaltung 145 umfasst ein Subtraktionselement 145a, welches die Differenz zwischen dem ersten Zählerstand A3 und dem zweiten Zählerstand B3 ermittelt und das Ergebnis an die Filterschaltung 146 ausgibt.

Die Filterschaltung 146 umfasst ein Erfassungselement 147 (z.B. einen weiteren D-Flipflop), welcher das Differenzsignal von der Subtraktionsschaltung 145 er- fasst und mit einem vom Zähler 143 generierten Taktsignal (z.B. dem MSB (most significant bit) vom Zählwert), dessen Frequenz (Samplefrequenz f _S am _P ie) niedriger ist als fabtast) getaktet wird, um den Wert der Differenz zu ermitteln (abzutasten). Das Ergebnis wird an ein Filterelement 148 ausgegeben, das ausgebildet ist, um eine Tiefpassfilterung auszuführen, um so eine Streuung der Messwerte (z.B. aufgrund von Jitter-behafteten Signalen) zu verringern. Im einfachsten Fall kann das Filterelement 148 einen Mittelwert für die ermittelte Phasendifferenz ermitteln und das Ergebnis als Phase ausgeben.

In dem gezeigten Ausführungsbeispiel operieren die Schaltungselemente, die links von der Linie M angeordnet sind, mit der schnellen Abtastfrequenz fabtast und die Elemente, die rechts von der Linie M angeordnet sind, mit der langsa- meren Samplefrequenz f _S am _P ie.

Die beispielhafte Schaltungsanordnung führt somit die folgenden Schritte aus:

1. Die zu vermessenden Signale werden mit dem Abtastsignal abgetastet (durch Abtasteinrichtung 120).

2. Die Übergänge:„o" zu„1" oder die Übergänge von„1" zu„o" der abgetasteten Signale werden detektiert (durch Detektiereinrichtung 130).

3. Optional kann eine Filterung der detektierten Signale vorgesehen sein, um eine falsche Detektion beispielsweise aufgrund von Jitter- behafteten Signale zu vermeiden (durch Detektiereinrichtung 130);

4. Die Werte des Zählers werden zum Zeitpunkt der detektierten Übergänge in separaten Registern (Zähleinrichtungen 141, 142) für die beiden zu vermessenden Signale gespeichert (durch Ermittlungseinrichtung 140).

5. Die beiden gespeicherten Werte (Zählerstände A3, B3) können subtrahiert werden (durch Subtraktionseinrichtung 145).

6. Optional kann eine Tiefpassfilterung für die Ergebnisse vorgesehen sein, um die Streuung der Messwerte aufgrund der Jitter-behafteten Signale zu verringern (durch Filtereinrichtung 146).

Fig. 3 zeigt ein weiteres Ausführungsbeispiel der vorliegenden Erfindung, bei dem keine Subtraktionsschaltung 145 (siehe Fig. 2) erforderlich ist. Die Abtasteinrichtung 120 und die Detektiereinrichtung 130 sind in gleicher Weise ausgebildet, wie in der Fig. 2. Jedoch wird das erste Detektionssignal A2 und das zweite Detektionssignal B2 bei dem Ausführungsbeispiel der Fig. 3 unterschiedlich behandelt. Das zweite Detektionssignal B2 wird als ein Reset-Signal für den Zähler 143 genutzt, um den Zählwert Nbit ansprechend auf das zweite Detektionssignal B2 bzw. auf die Flanke im zweiten Detektionssignal B2 zurückzusetzen (der Zähler fängt von neuem an zu zählen). Das erste Detektionssignal A2 wird zusammen mit dem zurückgesetzten Zählwert Nbit in die erste Zähleinrichtung 141 eingegeben, die somit einen relativen Zählerstand A3 ermittelt. Dieser relati- ve Zählerstand A3 gibt einen Zählerwert relativ zu der detektierten Flanke im zweiten Detektionssignal B2 an und wird als Ergebnis an die Filterschaltung 146 ausgegeben, die in der gleichen Weise arbeitet, wie in der Fig. 2 beschrieben.

Es versteht sich, dass ebenfalls das erste Detektionssignal A2 zum Zurücksetzen genutzt werden kann, um mit dem relativen Zählwert Nut den Zählerstand B3 für das zweite Detektionssignal B2 zu ermitteln.

Das Ausführungsbeispiel der Fig. 3 braucht daher nur eine Zähleinrichtung 141, da der Zähler 143 durch eines der beiden Detektionssignale A2, B2 zurückgesetzt wird. Die Schrittfolge zur Ermittlung der Phasendifferenz sieht daher wie folgt aus:

1. Abtasten der zu vermessenden Signale A, B mit dem Abtastsignal (durch Abtasteinrichtung 120);

2. Detektion der Übergänge„o" nach„1" oder„1" nach„o" der abgetasteten Signale (durch Detektiereinrichtung 130)

3. Optionale Filterung der detektierten Signale, um eine falsche Detektion aufgrund von Jitter-behafteten Signalen zu vermeiden (durch Detektiereinrichtung 130);

4. Zurücksetzen des Zählers 142 durch eines der beiden abgetasteten Signale (in der Fig. 3 das zweite abgetastete Signal B2) und Speichern des Zählwertes durch das andere abgetastete Signal (durch Ermittlungseinrichtung 140);

5. Optionale Tiefpassfilterung des Ergebnisses, um die Streuung der Messwerte aufgrund der Jitter-behafteten Signale zu verringern (durch Filtereinrichtung 146).

Die Schaltungsanordnungen der Fig. 2 und Fig. 3 zeigen nicht die Einsteileinrichtung 110, die die Abtastfrequenz fabtast des Abtastsignals auf einen gewünschten Wert einstellt. Die Abtastfrequenz fabtast kann beispielsweise von der Auflösung bei der Versatzermittlung abhängen, wobei die Auflösung über eine ganze Zahl N die Stufen zwischen o° und 360 ⁰ Phasenverschiebung angibt: ( LSB = 36o°/N. Wenn außerdem ein positiver ganzzahliger Teilerwert M zur Anpassung der Abtastrate definiert wird, dann kann die Einsteileinrichtung 110 die Abtast- frequenz fabtast auf den folgenden Wert einstellen: fabtast = Ν/[(Ν+1)·Μ] · f Oder fabtast = Ν/(Μ·Ν+ι) f (1) wobei f die Frequenz des zu vermessenden Signals A, B ist.

Hierbei ist es von Vorteil, wenn die Zahl N eine Potenz von 2 ist: d.h. N = 2 ^X , wobei x=o, 1, 2, ... beliebig ganzzahlig ist. Auf diese Weise kann die Logik so einfach wie möglich gestaltet werden. Bei vorgegebener Frequenz f der zu vermessenden Signale A, B wird durch die Wahl des Teilerwertes M (>i) der Energiebedarf der Schaltung verringert, wobei jedoch eine verringerte Sample-Rate das Resultat ist (bei gleichbleibender Auflösung).

Die Sample-Rate berechnet sich aus der gewählten Abtastfrequenz fabtast und der Auflösung N derart, dass:

Im Gegensatz zu den konventionellen Verfahren können somit sowohl die Auflösung als auch die Abtastrate durch freigewählte Frequenzen des Abtastsignals festgelegt werden.

Fig. 4 zeigt beispielhaft mögliche Signalverläufe für das Ausführungsbeispiel aus der Fig. 2 für die Werte: N = 8, M =1.

Zwischen dem Signal A und dem Signal B besteht eine beispielhafte Phasenverschiebung von 225 ⁰ , wobei die absolute Phase derart gewählt wurde, dass das Signal A dem Wert φ = o° entspricht. Das Abtastsignal unterscheidet sich bei diesem Beispiel (N=8, M=i) um eine Periode auf acht Perioden des Signals A. Die Abtastung des Signals A führt zu dem abgetasteten Signal Ai (erste Ausgangssignal), welches einen Wert„1" aufweist, solange sowohl das Signal A als auch das Abtastsignal einen Wert von„i"aufweist. Ein Wert„o" wird erzeugt, wenn das Signal A einen Wert von„o" zu den Zeitpunkten der Abtastung to, ti, t2, ... aufweist. Ähnlich wird das Signal B abgetastet. Die Abtastung erfolgt wiederum zu den Zeiten to, ti, t2, tß, t4, t5 wobei das Signal B verglichen wird mit dem Abtastsignal und solange das Signal B zu den Abtastzeitpunkten einen Wert„1" aufweist, hat das abgetastete Signal Bi (zweite Ausgangssignal) einen Wert„1" und wenn das Signal B einen Wert von„o" aufweist, hat das abgetastete Signal Bi ebenfalls einen Wert von„o".

Die Signale B2 und A2 sind die Detektionssignale, die sich nach einer Änderung der Flanke in den abgetasteten Signalen Ai und Bi ergeben, wobei die Detektionssignale A2, B2 eine zeitliche Verzögerung aufweisen und nicht sofort die Flanke detektieren. Der Zähler definiert die Zählwerte o, 1, 2, 3, 4, 5 usw. und zählt somit die Zeitinkremente. Die Signale A3, B3 sind Zählerstände (z.B. als ein digitales Wort), die die Zeitpunkte anzeigen, an denen die Detektionssignale A2 und B2 eine Flanke detektiert haben. Aus der Differenz der Zählerstände A3 und B3 kann die Phase zwischen den beiden Signalen A und B ermittelt werden (durch die gezeigte Subtraktionsschaltung 145 in der Fig. 2).

Fig. 5 zeigt ein Ausführungsbeispiel für die Detekiereinrichtung 130, die es erlaubt, die Detektion der Übergänge„o" zu„1" (bzw. umgekehrt) derart zu filtern, dass der Einfluss von Jitter verringert wird. In dem gezeigten Ausführungsbeispiel werden nur Übergänge detektiert, bei denen auf eine„o" zwei oder mehrere „1" folgen. Die gezeigte Detektiereinrichtung 130 erhält dazu die Ausgangssignale A1/B1, wie es beispielsweise in der Fig. 3 oder Fig. 2 gezeigt sind und außerdem das Abtastsignal. Die Detekiereinrichtung 130 umfasst eine Vielzahl (z.B. eine Anzahl K) von Detektorblöcken 135, die jeweils ein beispielhaftes D- Flipflop-Element 135a als Erfassungselement aufweisen, welches durch das Abtastsignal getaktet ist und ein Ausgabesignal an ein invertierendes D-Flipflop- Element 136 ausgibt.

Außerdem umfasst die beispielhafte Detektiereinrichtung 130 ein logisches UND-Gatter 137, welches die Ausgabe des D-Flipflop-Elementes 135a und die Ausgabe des invertierenden D-Flipflops 136 miteinander kombiniert und darauf basierend, das Detektionssignal A2/B2 ausgibt. Sowohl das D-Flipflop-Element 135a als auch das invertierende D-Flipflop-Element 136 werden durch das Abtastsignal getaktet.

Mit der Anzahl der Detektorblöcke 135 kann eingestellt werden, wie viele„1"- Zustände nacheinander folgen müssen, so dass das Detektionssignal A2/B2 einen Wert„1" ausgibt. In dem einfachsten Fall, wenn nur ein Block 135 vorgesehen ist, wird ein Detektionssignal A2/B2 dann erzeugt, wenn zwei aufeinanderfolgende„i"-Zustände als Ausgangssignale A1/B1 eingegeben werden. Dieser Fall ist beispielsweise in der Fig. 4 gezeigt, wo das Detektionssignal A2 erst einen Zustand„1" einnimmt, nachdem das erste Ausgangssignal Ai zwei aufeinanderfolgende„i"-Zustände angenommen hat. Gleiches trifft zu für das zweite Detektionssignal B2, welches erst einen„i"-Zustand annimmt, wenn das zweite Ausgangssignal Bi zwei aufeinanderfolgende„i"-Zustände eingenommen hat.

Es versteht sich, dass durch weitere D-Flipflop-Elemente 135a (d.h. K = 2, 3, ...) , die Anzahl der„i"-Zustände variabel eingestellt werden kann. Das UND-Gatter 137 stellt dabei sicher, dass zwischenzeitlich kein„o"-Zustand (der z.B. durch Jitter verursacht sein kann) eingenommen wird und eine bestimmte Anzahl (>i) von„i"-Zuständen (gegeben durch die Anzahl der D-Flipflop-Elemente 135a) aufeinanderfolgen .

Fig. 6 veranschaulicht die Auswirkungen von Jitter auf die Detektion der beispielhaften„o" nach„i"-Übergänge der abgetasteten Signale A, B anhand von beispielhaften Signalverläufen.

In der Fig. 6 oben ist zunächst das Abtastsignal gezeigt, welches jedoch nicht zu den festen Zeitpunkten to, ti, t2, ... von den„o"-Zuständen auf die„i"-Zustände springt, sondern (beispielsweise aufgrund von thermischen Fluktuationen) statistisch verteilt um diese Zeitpunkte to, ti, t2 herum Übergänge ausführt. Ebenso ist das zu messende Signal A Jitter-behaftet, so dass auch hier die Übergänge nicht zu einem festen Zeitpunkt erfolgen, sondern eine statistische Verteilung der Übergänge vorliegt. Außerdem sind in der Fig. 6 das erste Ausgangssignal Ai zu dem ersten Signal A gezeigt und das erste Detektionssignal A2, welches durch die Detektiereinrichtung 130 erzeugt wird.

Aufgrund des Jitters in dem Abtastsignal oder dem Signal A kommt es dazu, dass zum Zeitpunkt ti, das erste Ausgangssignal Ai (abgetastetes Signal) von dem„i"-Zustand auf den„o"-Zustand springt. Dies ist eine Folge des Jitters, wie es durch einen Vergleich mit der Fig. 4 ersichtlich ist. In der Fig. 4 war kein Jit- ter vorhanden, so dass zum Zeitpunkt ti das abgetastete Signal Ai auf dem Wert „1" bleibt. Zum Zeitpunkt t2 wird in der Fig. 6 der Übergang von dem„o"- Zustand auf den Zustand„1" ausgeführt. Dieser Zustand entspricht dem in der Fig. 4 gezeigten Jitter-freien Signalverlauf.

Ein ähnlich Jitter-behafteter Übergang erfolgt zum Zeitpunkt t5. Durch einen Vergleich mit der Fig. 4 zeigt sich, dass zum Zeitpunkt t5 in einem Jitter-freien Zustand das abgetastete Signal einen Wert„o" hätte. Infolge des Jitters, wie er in der Fig. 6 gezeigt ist, kommt es jedoch zum Zeitpunkt t5 zu einem Übergang von „o" nach„1". Dieser„i"-Zustand wird zum Zeitpunkt t6 wieder rückgängig gemacht und es wird der„o"-Zustand erreicht, wie er ebenfalls in der Fig. 4 gezeigt ist.

Wenn durch die Detektiereinrichtung 130 ein Filter genutzt wird, wie er in der Fig. 5 dargestellt ist, wird ein Detektionssignal erst dann ausgegeben, wenn eine vorgegebene Anzahl von„i"-Zuständen oder„o"-Zuständen vorliegen. In diesem Fall führt der Jitter-behaftete Übergang zu dem„o"-Zustand zum Zeitpunkt ti und nicht zur Ausgabe eines Detektionssignals A2 (anders als in Fig. 4). Stattdessen wird erst zum Zeitpunkt t4 das Detektionssignal A2 ausgegeben, da zwi- schen dem Zeitpunkt t2 und t4 zwei aufeinanderfolgende„i"-Zustände vorliegen, die aufgrund des UND-Gatters 137 (siehe Fig. 5) zu einem positiven Detek- tionssignal A2 führen.

Somit führt das optionale Filter aus der Fig. 5 dazu, dass doppelte Flanken zur Zeit ti bzw. unerwünschte Flanken zur Zeit t5 unberücksichtigt bleiben und nur solche Signale zur Detektion genutzt werden, die stabile Übergänge zeigen.

Für manche Anwendungsfälle ist es sinnvoll, die Sample-Rate zu erhöhen. Bei weiteren Ausführungsbeispielen kann dies wie folgt geschehen:

A. Eine Möglichkeit besteht darin, die Detektion sowohl des Übergangs zwischen einem„o"-Zustand zu einem„i"-Zustand als auch Übergänge zwischen einem„i"-Zustand zu einem„o"-Zustand zu erfassen. Diese Übergänge sollten, unter der Annahme, dass die zu vermessenden Signale eine Duty-Cycle von 50% aufweisen, genau 180 ⁰ zueinander phasenverschoben sein. Dadurch kann eine Verdopplung der erzeugten Messwerte erreicht werden; vgl. Gleichung (2): 2 · fabtast /N (3)

B. Eine weitere Möglichkeit besteht darin, die Abtastung weiterer Signale, die eine feste Phasenbeziehung zu den zu vermessenden Signalen A, B haben, vorzunehmen. Beispielsweise kann eines der Signale von einem Multiphasengenerator erzeugt werden. Dies kann z.B. mit einer festen Verzögerung von o°, 90 ⁰ , 180 ⁰ oder 270 ⁰ an den Ausgängen erfolgen. Die Sample-Rate erhöht sich dann entsprechend der Anzahl K der Phasen fsample ^B - K · fabtast /N (4)

Bei beiden Vorgehensweisen werden die zusätzlich abgetasteten Zählerstände (Zählerwerte) entsprechend der bekannten Phasenbeziehung der jeweiligen Signale zu den zu vermessenden Signalen umgerechnet, d.h. die bekannten Phasenverschiebungen sind entsprechend zu berücksichtigen (i8o° bei der Möglichkeit A bzw. o°, 90°, i8o°, 270 ⁰ bei der Möglichkeit B).

Fig. 7 zeigt ein Ausführungsbeispiel für die Erhöhung der Sample-Rate durch die Möglichkeit A, wobei wiederum eine Detektiereinrichtung 130 gezeigt ist, in der das erste Ausgangssignale Ai bzw. das zweite Ausgangssignal Bi eingegeben werden. Außerdem werden in die gezeigte Detektiereinrichtung 130 die invertierten Werte für die Ausgangssignale Ai, Bi eingegeben. Dadurch wird es möglich, die Übergänge von„1" nach„o" in der gleichen Weise zu detektieren, wie die ursprünglich beschriebenen Übergänge von dem Zustand„o" nach dem Zustand„1" detektiert wurden.

Das erste Ausgangssignal Ai und das zweite Ausgangssignal Bi werden wie in der Fig. 4 beschrieben in einer D-Flipflop-Element 135a eingegeben, dessen Ausgangssignal wird anschließend zusammen mit dem invertierten Ausgangssignal des invertierenden D-Flipflop-Elements 136 in ein erstes UND-Gatter 137a eingegeben. Das erste UND-Gatter 137a erzeugt darauf basierend und in Abhängigkeit der Anzahl der D-Flipflop-Elemente 135a das Detektionssignal A2r/B2r, und zwar für die ansteigende Flanke (rising edge). Dies erfolgt in der gleichen Weise, wie in der Fig. 5 beschrieben.

Außerdem werden die invertierten Ausgangssignale A1/B1 zusammen mit den invertierten Ausgangssignalen der D-Flipflop-Schaltung 135a in ein zweites UND-Gatter 137b eingegeben, so dass das zweite UND-Gatter 137b ein Detektionssignal erzeugt (einen„1" Wert), wenn eine vorbestimmte Anzahl von verbleibenden„o"-Zuständen erreicht ist. Dementsprechend erzeugt das zweite UND- Gatter 137b ein Ausgangssignal A2/B2, welches sensitiv ist für die fallenden Übergänge, die stabil auf dem Zustand„o" bleiben.

Wie auch in der Fig. 5 beschrieben, können mehrere D-Flipflop-Elemente 135a nacheinander angeordnet sein, d.h. der Detektorblock 135 kann entsprechend fortgesetzt werden, so dass die gezeigte Detektiereinrichtung 130 ein Filter umsetzt, der erst dann Detektionssignale A2r/B2r (für steigende Flanken) und A2f/B2f (für fallende Flanken) erzeugt, wenn eine vorbestimmte Anzahl (gegeben durch Anzahl K) von stabilen Zuständen („i"-Zustand oder„o"-Zustand) erreicht sind.

Weitere Ausführungsbeispiele beziehen sich ebenfalls auf die Erfassung der Länge eines Duty-Cycles oder einer Signaldauer (z.B. eines prozentualen Anteils des„i"-Zustandes an einer Gesamtperiode). In diesem Fall werden die detektier- ten Flanken nicht von unterschiedlichen Signalen erfasst, sondern beziehen sich auf ein Signal A, wobei der Abstand zwischen einem ansteigenden Übergang zu einem abfallenden Übergang gemessen wird. Es versteht sich, dass der fallende Übergang ebenfalls einem später folgenden Signalübergang von„1" nach„o" entsprechen kann und nicht zwingender Weise der folgende sein muss (z.B. wenn die Gesamtperioden konstant bleiben).

Fig. 8 zeigt ein Ausführungsbeispiel für eine solche Schaltungsanordnung, bei der jeweils der Übergang von einem„o"- zu einem„i"-Zustand und der Übergang von einem„1"- nach einem„o"-Zustand detektiert wird und die entsprechenden Zählerstände voneinander subtrahiert werden. Die Schaltungsanordnung der Fig. 8 umfasst somit eine Abtasteinrichtung 120, bei der nur ein Signal A eingegeben wird, welches mit dem Abtastsignal getaktet wird, um ein erstes Ausgangssignal Ai zu erzeugen. Die Abtasteinrichtung 120 gibt außerdem das invertierte Ausgangssignal aus.

Diese Ausgangssignale werden in die Detektiereinrichtung 130 eingegeben, die sowohl für das Ausgangssignal Ai als auch für das invertierte Ausgangssignal die Übergänge detektiert. Das entsprechende Detektorelement 131 wird wie in den anderen Ausführungsbeispielen durch das Abtastsignal getaktet. Das Detektorelement 131 detektiert in dem Ausgangssignal Ai die ansteigende und in dem invertierten Ausgangssignal die fallende Flanke und gibt das Ergebnis als erste Detektionssignale A2r für steigende Flanken und A2f für fallende Flanken aus.

Diese Detektionssignale werden in die Ermittlungseinrichtung 140 eingegeben. Die Ermittlungseinrichtung 140 ist in der gleichen Weise aufgebaut, wie die Ermittlungseinrichtung 140 aus der Fig. 2, wobei in diesem Ausführungsbeispiel die Eingangssignale sich auf ein Signal A beziehen und nicht auf die zwei Signale A,B, wie es in der Fig. 2 der Fall war.

Die nachfolgende Subtraktionseinrichtung 145 und die Filterschaltung 146 können wiederum in der gleichen Weise aufgebaut sein, wie es in der Fig. 2 beschrieben wurde, so dass eine wiederholte Beschreibung hier nicht erforderlich ist.

Fig. 9 zeigt ein Flussdiagramm für ein Verfahren zum Ermitteln eines Versatzes zwischen zwei Signalflanken von zumindest einem digitalen Signal, das eine Signalfrequenz aufweist, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Das Verfahren umfasst die Schritte:

- Einstellen S110 einer Abtastfrequenz eines Abtastsignals, wobei die Abtastfrequenz kleiner ist als die Signalfrequenz;

- Abtasten S120 des zumindest einen digitalen Signals mit der Abtastfrequenz und Erzeugen von zumindest einem Ausgangssignal;

- Detektieren S130 von zumindest zwei Flanken des zumindest einen Ausgangssignals; und

- Ermitteln S140 des Versatzes zwischen den zumindest zwei detektierten Flanken.

Optional können alle zuvor beschrieben Funktionen der Schaltungsvorrichtung als weitere Verfahrensschritte ausgebildet sein. Insbesondere können die zu den Fig. 2 und Fig. 3 beschriebenen Schrittfolgen als weitere optional Verfahrensschritte implementiert sein. Die in der Beschreibung, den Ansprüchen und den Figuren offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination für die Verwirklichung der Erfindung wesentlich sein.

Bezugszeichenliste

110 Einsteileinrichtung

120 Abtasteinrichtung

121, 122 Abtastelemente (z.B. D-Flipflop-Elemente)

130 Detektiereinrichtung

131, 132 Detektorelemente

135 Detektorblock

135a, 147 Erfassungselemente (z.B. D-Flipflop-Elemente)

136 invertierendes D-Flipflop-Element

137 UND-Gatter

140 Ermittlungseinrichtung

141, 142 Zähleinrichtungen (z.B. D-Flipflop-Elemente)

143 Zähler

148 Filterelement

A, B digitale Signale

f Signalfrequenz

fabtast Abtastfrequenz

Ai, Bi Ausgangssignale

A2,B2 Detektionssignale

A3,B ₃ Zählerstände