Schaltungsanordnung zur Vermeidung von Kollisionen beim Datentransfer

In modernen Kraftfahrzeugen werden eine Fülle von Funktionen durch in Mikroprozessoren ablaufende, für die Ausführung der Funktionen entwickelte Programme gesteuert. In vielen Fällen sind jedoch spezielle, häufig als Asics (Applicant specific integrated circuit) realisierte, periphere Schaltungsanordnungen bzw. Bausteine vorhanden, die einerseits durch den Mikroprozessor angesteuert werden, und die andererseits spezielle Funktionen initiieren, beispielsweise Schaltsignale für Leistungsendstufen wie Leistungstransistoren oder Relais zum Ein- und Ausschalten hoher Ströme bereitstellen.

Eine solche Anordnung beschreibt die Application Note AP32013, Vl.O, März 2005 von Infineon„TriCore, connecting low side switch TLE6244X to microcontroller TC1796 using microsecond bus". Dort ist beschrieben, dass zur Steuerung des low side Schalterbausteins TLE6244 durch einen Mikrocontroller neben dem üblichen SPI-Bus eine Kommunikation über den Mikrosekundenbus erfolgen kann . Bei diesem Mikrosekundenbus ist neben einem Datenkanal vom Mikroprozessor zu der zu steuernden Schaltungsanordnung (downstream Kanal) und einem Datenkanal von der zu steuernden Schaltungsanordnung zum Mikroprozessor (upstream Kanal) zumindest eine weitere Verbindung zur Übertragung eines Takt- Signals vom Mikroprozessor zur zu steuernden Schaltungsanordnung vorgesehen. Da der Mikrosekundenbus eine deutlich höhere Datenrate erlaubt als der SPI-Bus, kann die Taktfreguenz dieses externen Taktsignals bis zu 40 MHz betragen. Bei der Übertragung von Daten vom Mikroprozessor zu der zu steuernden Schaltungsanordnung werden diese üblicherweise mit dem vom Mikroprozessor übertragenen Taktsignal getaktet. Dieser Takt wird innerhalb der zu steuernden Schaltungsanordnung zumeist heruntergeteilt und die von der Schaltungsanordnung zum Mikroprozessor zu übertragenden Daten werden mit diesem heruntergeteilten Taktsignal getaktet. Die Übertragung erfolgt also deutlich langsamer. Daher kann der Fall auftreten, dass noch Daten von der zu steuernden Schaltungsanordnung zum Mikroprozessor hin auf eine Aufforderung von diesem übertragen werden, während bereits eine neue Datenübertragung mit ggf . einer neuen Aufforderung, Daten zu senden, vom Mikroprozessor an die zu steuernde Schaltungsanordnung erfolgt. Hierdurch kann es zu Übertragungskollisionen kommen, was eine ordnungsgemäße Funktion der Schaltungsanordnung beeinträchtigt.

Es ist daher die Aufgabe vorliegender Erfindung, eine Schaltungsanordnung zur Vermeidung von Kollisionen beim Datentransfer anzugeben .

Die Aufgabe wird gelöst, durch eine Schaltungsanordnung gemäß Anspruch 1. Vorteilhafte Weiterbildungen sind in den Unteransprüchen angegeben.

Eine erfindungsgemäße Schaltungsanordnung weist eine zumindest Anschlüsse für zu empfangende Daten, für zu sendende Daten und ein externes Taktsignal umfassende Mikrosekunden- bus-Schnittstelle zur Kommunikation mit einem Mikroprozessor auf. Sie umfasst ferner eine TeilerSchaltung, die die Freguenz des externen Taktsignals zur Steuerung der Datenübertragung von der Schaltungsanordnung zu einem Mikroprozessor herunterteilt, sowie eine Zustandsmaschine, die eingerichtet ist, während einer Übertragung von Daten von der Schaltungsanordnung zu dem Mikroprozessor eine Flagge zu setzen und bei gesetzter Flagge bei einem Empfang von Daten von dem Mikroprozessor, die eine Antwort erfordern, die Übertragung der Antwort an den Mikroprozessor zu unterdrücken. Die Flagge kann dabei durch ein einzelnes Bit oder auch durch mehrere Bits realisiert sein. Hierdurch ist es auf einfache Weise, lediglich durch Abfrage des Zustande einer Flagge, möglich, den Beginn einer zweiten Übertragung von Daten über den Upstream-Kanal zu unterbinden, während noch eine Übertragung in Gange ist.

In einer vorteilhaften Weiterbildung der erfindungsgemäßen Schaltungsanordnung ist die Zustandsmaschine eingerichtet, trotz Unterdrückung der Antwort an den Mikroprozessor, eine sonstige in den empfangenen Daten enthaltene Anweisung aus- zuführen. Die empfangenen Daten werden also bei gesetzter Flagge nicht völlig ignoriert, es wird lediglich die Ausführung einer gegebenenfalls neuen Anforderung, Daten zu senden, unterdrückt.

Die Erfindung wird nachfolgend anhand eines Ausführungsbeispiels mit Hilfe einer Figur näher beschrieben. ES zeigt:

Figur 1 ein Prinzipschaltbild einer erfindungsgemäßen

Schaltungsanordnung, die über einen Mikrosekundenbus mit einem Mikroprozessor verbunden ist.

Figur 1 zeigt eine erfindungsgemäße Schaltungsanordnung ASIC zur Vermeidung von Kollisionen beim Datentransfer, die eine Mik- rosekundenbus-Schnittstelle MSCII-Interface zur Kommunikation mit einem ebenfalls eine Mikrosekundenbus-Schnittstelle MSCII-Interface aufweisenden Mikroprozessor ]i hat. Zur Datenübertragung zwischen dem Mikroprozessor iC einerseits und der Schaltungsanordnung ASIC andererseits ist ein Datenkanal 1 - meist Downstream Kanal genannt - zur Übertragung von Daten vom Mikroprozessor ]i zur Schaltungsanordnung ASIC und ein Datenkanal 2 - meist Upstream Kanal genannt - zur Übertragung von Daten von der Schaltungsanordnung ASIC zum Mikroprozessor ]i vorgesehen .

Die Mikrosekundenbus-Schnittstelle MSCII-Interface der

Schaltungsanordnung ASIC weist hierzu einen Dateneingang M_SDI und einen Datenausgang M_SDO auf. Außerdem weist sie einen Takteingang M_CLK auf, der dem Empfang eines externen Taktsignals EXT_CLK vom Mikroprozessor μθ auf Leitungen 3 dient. Die Datenverbindung 1 zur Übertragung von Daten vom Mikroprozessor μθ zur Schaltungsanordnung ASIC und die Verbindung 3 zur Übertragung des externen Taktsignals EXT_CLK sind dabei als zweiadrige Leitungen ausgeführt, auf denen beispielsweise gegenphasige Signale für eine bessere Stör Sicherheit übertragen werden können. Außerdem ist eine schnellere Datenübertagung wegen des geringeren Hubs der Signale möglich. Die erfindungsgemäße Schaltunganordnung ASIC enthält eine

Teiler Schaltung Divider, die den über die Mikrosekundenbus- schnittstelle MSCI I-Interface empfangenen externen Takt auf eine Freguenz herunterteilt, wie sie zur Datenverarbeitung innerhalb der Schaltungsanordnung ASIC zweckmäßig ist. Insbesondere zur Übertragung von Daten von der Schaltungsanordnung ASIC zum

Mikrokontroller ]i wird eine geringere Taktfreguenz verwendet als beim Empfang von Daten. Hierzu enthält die Schaltungsanordnung ASIC eine Übertragungseinrichtung ShiftControl, die einerseits Daten über den Anschluss M_SDO der Mikrosekunden- bus schnittsteile MSCII-Interface an den Mikroprozessor ]i ausgibt und andererseits von der Teiler Schaltung Divider mit dem entsprechend heruntergeteilten Taktsignal versorgt wird. Au ^¬ ßerdem wird sie von einer Zustandsmaschine SM angesteuert, die auch sonstige Vorgänge in der Schaltungsanordnung ASIC steuert und Daten verarbeitet, insbesondere bei einer Ausbildung der Schaltungsanordnung als Anordnung von Low-Side-Schaltern zur Ansteuerung von Leistungsschaltern, diese Low-Side-Schalter abhängig von den empfangenen Daten ein- oder ausschaltet. Über den Upstream-Kanal 2 werden üblicherweise Zustandsdaten, die mit Hilfe von Testschaltungen ermittelt werden, von der Schaltungsanordnung ASIC an den Mikroprozessor ]i übertragen.

Um eine Datenkollision zu vermeiden, d.h. eine erneute Datenausgabe zu starten, während eine früher gestartete Daten- ausgäbe noch immer läuft, was geschehen kann, wenn aufgrund von mit höherer Taktfreguenz empfangener Eingangsdaten eine neue Datenausgabeanforderung vom Mikroprozessor ]i an die Schaltungsanordnung ASIC gesendet wurde, während die langsamer ablaufende Datenübertragung von der Schaltungsanordnung ASIC zum Mikroprozessor μθ noch andauert, wird während der Übertragung von Daten über den Upstream-Kanal 2 innerhalb der Schaltungsanordnung ASIC, vorzugsweise innerhalb der Zustandsmaschine SM, eine Flagge gesetzt, die vor Beginn einer neuen Datenübertragung über den Upstream-Kanal 2 abgefragt wird, wobei bei gesetzter Flagge, eine neue Übertragung unterdrückt wird.

Auf diese Weise kann erfindungsgemäß mit sehr einfachen Mitteln, eine Datenkollision vermieden werden.