[0001] 本发明涉及电子技术领域 尤其涉及一种吋钟延迟方法、 装置、 延迟锁相环及 数字吋钟管理单元。

背景技术

[0002] 现场可编程门阵列 （FPGA， Field Programmable Gate Array) 中存在数字吋钟 管理 （DCM) 单元， 主要提供三种功能： 吋钟去歪斜、 频率合成和相移。 其中 的吋钟去歪斜由延迟锁相环 （DLL , Delayed Loop Lock) 来实现。

[0003] 输入吋钟 （CLKIN) 在传输过程中， 由于负载电容和吋钟分布网络的影响， 会 导致到达各处的相位不一致， 因而形成歪斜 （Skew) 。 延迟锁相环可以将输入 吋钟和输出吋钟 （CLKOUT) 的相位对齐， 消除歪斜。

[0004] 现有延迟锁相环将输入吋钟和输出吋钟的相位 对齐的原理如下： 鉴相器 （PD ) 检测 CLKIN和 CLKOUT的相位差， 送到逻辑控制单元 （Logic) ， 逻辑控制单 元 （Logic) 输出控制信号控制移位寄存器 （Counter) 的翻转， 移位寄存器 (Co unter) 每翻转一次， 延迟线中被用到的延迟单元的数量增加或减少 一个， 相应 地， 移位寄存器 （Counter) 每翻转一次， 则增加或减少一个延迟单元的延迟吋 间 （以下将一个延迟单元的延迟吋间简称为单位 延迟吋间） ， 也就是说， 现有 技术是通过移位寄存器 （Counter) —次一次的翻转， 逐次增加或减少一个单位 延迟吋间的方式来实现对齐， 若延迟线中包括 2

个延迟单元， 移位寄存器 （Counter) 最多吋候需要翻转 2 W欠， 延迟线中的单位 延迟吋间通常非常小， 如果为 0.1ns， 那么移位寄存器 （Counter) 每翻转一次， 增加或减少 0.1ns的延迟吋间。

[0005] 当 CLKIN和 CLKOUT相差较大的吋候， 采用上述现有技术， 则需要移位寄存器 转多次才能实现吋钟对齐。 例如在芯片面积较大的 FPGA芯片中 （如 200万门的 F PGA) ， 由于传输线的延迟和吋钟网络寄生电容的影响 ， CLKIN和 CLKOUT的 相位差通常达到 2ns， 若 CLKIN的频率为 100MHz , 其周期为 10ns， 想要实现 CLK IN和 CLKOUT的相位对齐， 则需要将 CLKOUT向后推 8ns， 而延迟线中每一个延 迟单元的能提供 0.1ns的延迟， 那么需要 80个延迟单元提供延迟， 即需要移位寄 存器 （Counter) 翻转 80次， 才能将 CLKIN和 CLKOUT的相位对齐， 导致延迟锁 相环的锁定吋间很长， 锁定速度慢， 这将影响芯片系统的工作速度。

技术问题

[0006] 本发明提供的吋钟延迟方法、 装置、 延迟锁相环及数字吋钟管理单元， 解决输 入吋钟和输出吋钟相差较大的情况下， 如何快速实现输入吋钟和输出吋钟对齐 的问题。

问题的解决方案

技术解决方案

[0007] 为解决上述技术问题， 本发明采用以下技术方案：

[0008] 一种吋钟延迟方法， 包括：

[0009] 步骤一、 通过延迟线将输入吋钟延迟 1\， 得到输出吋钟；

[0010] 步骤二、 比较所述输入吋钟和输出吋钟， 若所述输入吋钟滞后于输出吋钟， 则 回到步骤一,重新通过延迟线将所述输入吋钟� �迟 T _i+1 ， 1 ₁₊₁ 为 （T _i+ T _x ) 12, 若 所述输入吋钟超前于输出吋钟， 则回到步骤一，重新通过所述延迟线将输入吋 钟 延迟 T' _i+1 ， T' _i+ ^ (Τ _γ + Τ\ ) /2； 直到所述输入吋钟和输出吋钟对齐， 输出与所 述输入吋钟对齐的输出吋钟； 其中， 1\为1 至1\以及丁中,比1\大且距离1\最近 的一个， T _y 为 T ,ST i以及 0中比 T i小且距离 T i最近的一个， T为所述延迟线的最 大延迟吋间。

[0011] 一种吋钟延迟装置， 包括：

[0012] 延迟处理单元， 用于通过延迟线将输入吋钟延迟 1\， 得到输出吋钟；在比较处 理单元的比较结果为所述输入吋钟滞后于输出 吋钟的条件下， 重新通过延迟线 将所述输入吋钟延迟 T _i+1 ， ^ ₊₁ 为 （T _i+ T _x ) 12, 得到输出吋钟； 在比较处理单 元的比较结果为所述输入吋钟超前于输出吋钟 的条件下， 重新通过所述延迟线 将输入吋钟延迟 T' _i+1 ， ₁₊₁ 为 （T _y+ T i ) 12, 得到输出吋钟； 直到所述输入吋钟 和输出吋钟对齐， 输出与所述输入吋钟对齐的输出吋钟； 其中， 1\为1 至1\以 及 T中,比 T i大且距离 T i最近的一个， T _y 为 T ,至丁 i以及 0中比 T i小且距离 T i最近 的一个， τ为所述延迟线的最大延迟吋间；

[0013] 比较处理单元， 用于比较所述输入吋钟和输出吋钟。

[0014] 一种延迟锁相环， 包括：

[0015] 逻辑控制单元， 用于根据预设规则生成二进制控制信号 C _{i ;} 在鉴相单元的比较 结果为所述输入吋钟滞后于输出吋钟的条件下 ， 重新生成二进制控制信号 C _i+1 ； 在鉴相单元的比较结果为所述输入吋钟超前于 输出吋钟的条件下， 重新生成二 进制控制信号 C' _{i+1 ;}

[0016] 延迟线控制单元， 用于根据逻辑控制单元生成的二进制控制信号 C i,控制延迟 线将输入吋钟延迟 T i， 得到输出吋钟;根据逻辑控制单元重新生成的� �进制控制 信号 ^ ₊₁ 控制所述延迟线重新将输入吋钟延迟 T _i+1 ， ^ ₊₁ 为 （T _i+ T _x ) 12, 得到输 出吋钟； 根据逻辑控制单元重新生成的二进制控制信号 C' _i+1 控制所述延迟线重新 将输入吋钟延迟 T' _i+1 ， ₁₊₁ 为 （T _y+ T i ) 12, 得到输出吋钟； 直到所述输入吋钟 和输出吋钟对齐， 输出与所述输入吋钟对齐的输出吋钟； 其中， 1\为1 至1\以 及 T中,比 T i大且距离 T i最近的一个， T _y 为 T ,至丁 i以及 0中比 T i小且距离 T i最近 的一个， τ为所述延迟线的最大延迟吋间；

[0017] 鉴相单元， 用于比较所述输入吋钟和输出吋钟， 将比较结果输出至逻辑控制单 元。

[0018] 一种数字吋钟管理单元， 包括上述所述的吋钟延迟装置， 或者延迟锁相环。

发明的有益效果

有益效果

[0019] 本发明提供的吋钟延迟方法、 装置、 延迟锁相环及数字吋钟管理单元， 在延迟 Ti后得到的输出吋钟与输入吋钟没有对齐的情� ��下， 若输入吋钟滞后于输出吋钟 ， 则说明 Ti不够， 在 Ti与 Tx(Tx为 T1至 Ti以及 T中,比 Ti大且距离 Ti最近的一个 ,τ 为延迟线的最大延迟吋间)这一区间取中间值 （Ti+Tx ) /2进行重新延迟， 若输入 吋钟超前于输出吋钟， 则说明 Ti过大， 在 Ty (Ty

为 TI至 Ti以及 0中比 Ti小且距离 Ti最近的一个） 与 Ti这一区间取中间值 （Ty+ Ti

) /2进行重新延迟， 因此， 本发明采用的是二分式逐次逼近的方式来实现 对齐， 相比现有技术中逐个增加或减少单位延迟吋间 的方式， 由最多需要 2N个吋钟周 期降至最多需要 N个吋钟周期， 在输入吋钟和输出吋钟相差较大的情况下， 加快 了 DLL的锁定速度， 提高了芯片系统的工作速度。

[0020] 进一步地， 本发明还设计了二进制控制信号 α的生成机制， 根据本发明设计的 机制， 所生成的二进制控制信号 α， 在延迟 Ή后得到的输出吋钟与输入吋钟没有 对齐的情况下， 能够准确的控制延迟线的延迟吋间， 实现上述二分式逐次逼近 的对齐方式。 相应地， 本发明设计的逻辑控制单元的电路结构仅由少 量的触发 器即可实现， 其输出直接控制延迟线， 较现有的由移位寄存器、 格雷码转换器 、 格雷码译码器构成的逻辑控制单元相比， 结构更简单， 实现技术难度小、 风 险低。

对附图的简要说明

附图说明

[0021] 图 1为本发明一实施例提供的吋钟延迟装置的示� �图；

[0022] 图 2为本发明一实施例提供的延迟锁相环的示意� �；

[0023] 图 3为图 2所示延迟锁相环中逻辑控制单元的示意图；

[0024] 图 4为本发明一实施例提供的各信号的相位示意� �；

[0025] 图 5为与图 4不同的另一种相位示意图；

[0026] 图 6为与图 4、 5不同的另一种相位示意图。

实施该发明的最佳实施例

本发明的最佳实施方式

[0027] 在此处键入本发明的最佳实施方式描述段落。

本发明的实施方式

[0028] 本发明为了提高输入吋钟与输出吋钟的对齐速 度， 加快了 DLL的锁定速度， 提 出如下构思： 在延迟 T i后得到的输出吋钟与输入吋钟相比， 输入吋钟仍滞后于 输出吋钟的情况下， 重新通过延迟线将输入吋钟延迟 T _i+1 ， 丁 ₁₊₁ 为 （T _i+ T _x ) 12 ， 输入吋钟仍超前于输出吋钟的情况下， 重新通过延迟线将输入吋钟延迟 T' _i+1 ， 丁' _;+1 为 （T _y + T i ) 12, 以此类推， 直到输入吋钟和输出吋钟对齐。 输入吋钟仍 滞后于输出吋钟的情况， 则说明延迟 T i还不够， 因此在 T i与 τ _χ —区间取中间 值 (Τ i+T _x

) /2重新进行延迟， 输入吋钟仍超前于输出吋钟的情况， 则说明延迟 T i过大， 因 此在 T _y 与 T i这一区间取中间值 （T _y + T i ) /2重新进行延迟， 以此类推， 不对齐 的情况下继续对对应的区间进行二分， 直到输入吋钟和输出吋钟对齐， 本发明 采用这种二分式逐次逼近的方式， 区别于现有技术中逐个增加或减少延迟线的 单位延迟吋间的方式， 最多需要 N个吋钟周期便可实现对齐， 在输入吋钟和输出 吋钟相差较大的情况下， 相比现有技术能够明显加快 DLL的锁定速度， 提高芯片 系统的工作速度。

[0029] 本发明中所描述的输入吋钟和输出吋钟对齐， 不局限于输入吋钟和输出吋钟完 全对齐的情况， 指的是， 输入吋钟和输出吋钟的相位差在预设范围内， 因此， 输入吋钟和输出吋钟的相位相差微小的情况也 属于对齐。 输入吋钟滞后于输出 吋钟， 且相位差超出上述预设范围的情况， 属于输入吋钟滞后于输出吋钟。 输 入吋钟超前于输出吋钟， 且相位差超出上述预设范围的情况， 属于输入吋钟超 前于输出吋钟。

[0030] 下面通过具体实施方式结合附图对本发明作进 一步详细说明。

[0031] 本发明一实施例提供的吋钟延迟方法， 包括如下流程：

[0032] S101、 通过延迟线将输入吋钟延迟 1\， 得到输出吋钟。

[0033] S102、 比较所述输入吋钟和输出吋钟， 若所述输入吋钟滞后于输出吋钟， 则回 到 S101,重新通过延迟线将所述输入吋钟延迟 T _i+1 ， 1\ ₊₁ 为 （T _i+ T _x ) 12, 若所述 输入吋钟超前于输出吋钟， 则回到 S101,重新通过所述延迟线将输入吋钟延迟 T' i ₊₁ ， T' _i+ (T _y + T i ) /2； 直到所述输入吋钟和输出吋钟对齐， 输出与所述输入 吋钟对齐的输出吋钟； 其中， 1\为1 至1\以及丁中,比1\大且距离1\最近的一个 ， T _y 为 T ,ST i以及 0中比 T i小且距离 T i最近的一个， T为所述延迟线的最大延迟 吋间。

[0034] 步骤 S101中， 1\的初始值1 可以任意设置， 只要大于 0且小于 T即可。 优选的

， 1\的初始值1 取172， 这样能够更加高效地实现对齐。

[0035] 本实施例对延迟线的组成结构不做限定， 只要能够将输入吋钟延迟 T i、 T _i+1 、 T' _i+1 即可。 对于不同结构的延迟线， 可通过不同的方式调整 T i的值， 例如对于 包括多个延迟单元的延迟线， 可通过调整延迟单元的使用数量来调整 T i的值。

[0036] 优选的， 延迟线包括 2 个延迟单元， 每个延迟单元的延迟吋间， 即单位延迟吋 间为 t (t的取值不局限于 0.1ns) ， 贝 IjT为 *t。 对于这种结构的延迟单元， 优选 的， 1\的初始值1 为2 " 即延迟线的最大延迟吋间 2 ^N *t的一半， 对应的， 也 就是说， 使用延迟线中的 2 ^1个延迟单元进行延迟， 即使用一半数量的延迟单元 进行延迟， 得到输出吋钟； 若输入吋钟滞后于输出吋钟， 则说明延迟 2 ^*t还不 够， 则使用 2 ^N *t到最大延迟吋间 2 ^N *t这一区间的中间值 （2 ^N +2 ^N ) *t /2重新对 输入吋钟进行延迟， 即 T ₂ = (2 ^N -'+2 ^N ) *t /2,对应的， 也就是说， 使用延迟线中 的 （2 /2个延迟单元重新对输入吋钟进行延迟； 若输入吋钟超前于输出 吋钟， 则说明延迟 2 N-i*t过大， 则使用 0到 2 N-i*t这一区间的中间值 2 N-i*t /2重新对 输入吋钟进行延迟， 即 T' ₂ =2 ^* _t ,对应的， 也就是说， 使用 2 个延迟单元重新 对输入吋钟进行延迟， 以此类推,直到输入吋钟和输出吋钟对齐， 输出与输入吋 钟对齐的输出吋钟。 则 i的取值为 1至 N-l， 即最多需要进行 N次操作， 便可实现 输入吋钟和输出吋钟的对齐。 在一些实施例中， 在步骤 S101中， 可根据预设规 则生成二进制控制信号 C " 根据生成的二进制控制信号 C i,控制延迟线将输入吋 钟延迟 T i， 若步骤 S102中输入吋钟滞后于输出吋钟， 则重新生成二进制控制信 号 C _i+1 ， 根据重新生成的二进制控制信号 C _i+1 控制延迟线重新将输入吋钟延迟 T i ₊₁ ； 若步骤 S102中输入吋钟超前于输出吋钟， 则重新生成二进制控制信号 C' _i+1 ， 根据重新生成的二进制控制信号 C' _i+1 控制延迟线重新将输入吋钟延迟 T' _i+1 。

[0037] 优选的， 二进制控制信号 C i包括 N位字节， 且从最高位到最低位按照 1至 N编号 ， 即 i的取值范围为 1至 N-l。

[0038] 优选的， 初始吋， 步骤 S101中生成二进制控制信号 d， 二进制控制信号。，的 第 1位 （即最高位） 为 1， 其余位为 0; 根据该二进制控制信号 d， 控制延迟线将 输入吋钟延迟 后续， 若 S102中输入吋钟滞后于输出吋钟， 则重新生成二进 制控制信号 C _i+1 ， 二进制控制信号 C ₁₊₁ 相比二进制控制信号 C i

第 i位保持为 1， 第 i+1位变换为 1， 其余位不变； 根据重新生成的二进制控制信号 C _i+1 控制延迟线重新将输入吋钟延迟 T _i+1 ； 若 S102中输入吋钟超前于输出吋钟， 则重新生成二进制控制信号 C' _i+1 ， 二进制控制信号 C' _i+1 相比二进制控制信号 C i 第 i位变换为 0， 第 i+1位变换为 1， 其余位不变； 根据重新生成的二进制控制信号

C ₁₊₁ 控制所述延迟线重新将输入吋钟延迟 T' _i+1 。

[0039] 本发明还提供一种吋钟延迟装置， 用于实现上述吋钟延迟方法。 如图 1所示， 作为一种实施例， 吋钟延迟装置 1包括延迟处理单元 11和比较处理单元 12， 其中

[0040] 延迟处理单元 11主要用于通过延迟线将输入吋钟延迟 T i， 得到输出吋钟；在比 较处理单元 12的比较结果为所述输入吋钟滞后于输出吋钟� ��条件下， 重新通过 延迟线将所述输入吋钟延迟 T _i+1 ， 了 ₁₊₁ 为 （T _i+ T _x ) 12, 得到输出吋钟； 在比较处 理单元 12的比较结果为所述输入吋钟超前于输出吋钟� ��条件下， 重新通过所述 延迟线将输入吋钟延迟 T' _i+1 ， ₁₊₁ 为 （T _y+ T i ) 12, 得到输出吋钟； 直到所述输 入吋钟和输出吋钟对齐， 输出与所述输入吋钟对齐的输出吋钟； 1\为1 至1\以 及 T中,比 T i大且距离 T i最近的一个， T _y 为 T ,至丁 i以及 0中比 T i小且距离 T i最近 的一个， T为所述延迟线的最大延迟吋间；

[0041] 比较处理单元 12主要用于比较所述输入吋钟和输出吋钟。

[0042] 优选的， T i的初始值 T ^ T / ² 。

[0043] 优选的， 延迟线包括 2 个延迟单元， 每个延迟单元的延迟吋间为 t， T为 2 N 气 T！ ¾2 ^{N 1} *to

[0044] 在一些实施例中， 延迟处理单元 11包括控制信号生成模块和延迟处理子单元， 其中， 控制信号生成模块用于根据预设规则生成包括 N位字节的二进制控制信号 C _; ； 延迟处理子单元用于根据控制信号生成模块生 成的二进制控制信号 C i,控制 所述延迟线将输入吋钟延迟 T；。

[0045] 在一些实施例中， 控制信号生成模块具体用于初始吋生成二进制 控制信号 C _{1 ;} 二进制控制信号。，的最高位为 1， 其余位为 0; 延迟处理子单元具体用于根据控 制信号生成模块生成的二进制控制信号 C _{1 ;} 控制所述延迟线将输入吋钟延迟 T , 。 进一步地， 控制信号生成模块还用于在比较处理单元 12的比较结果为所述输 入吋钟滞后于输出吋钟的条件下， 重新生成二进制控制信号 C _i+1 ， 二进制控制信 号 C _i+1 相比二进制控制信号 C i第 i位保持为 1， 第 i+1位变换为 1， 其余位不变； 在 比较处理单元 12的比较结果为所述输入吋钟超前于输出吋钟� ��条件下， 重新生 成二进制控制信号 C' _i+1 ， 二进制控制信号 C' ₁₊₁ 相比二进制控制信号 C i第 i位变换 为 0， 第 i+1位变换为 1， 其余位不变； 延迟处理子单元还用于根据控制信号生成 模块重新生成的二进制控制信号 C ₁₊₁ 控制所述延迟线重新将输入吋钟延迟 T _i+1 ； 根据控制信号生成模块重新生成的二进制控制 信号 c' _i+1 控制所述延迟线重新将输 入吋钟延迟 T' _{i+1 ;} 其中， 二进制控制信号 C i从最高位到最低位按照 1至 N编号， i 的取值范围为 1至 N-l。

[0046] 本发明还提供一种延迟锁相环， 用于实现上述吋钟延迟方法。 作为一种实施例 ， 延迟锁相环包括： 逻辑控制单元、 延迟线控制单元和鉴相单元， 其中，

[0047] 逻辑控制单元用于根据预设规则生成二进制控 制信号 C _; ； 在鉴相单元的比较结 果为所述输入吋钟滞后于输出吋钟的条件下， 重新生成二进制控制信号 C _{i+1 ;} 在 鉴相单元的比较结果为所述输入吋钟超前于输 出吋钟的条件下， 重新生成二进 制控制信号 C' _{i+1 ;}

[0048] 延迟线控制单元用于根据逻辑控制单元生成的 二进制控制信号 C i,控制延迟线 将输入吋钟延迟 T i， 得到输出吋钟;根据逻辑控制单元重新生成的� �进制控制信 号 ^ ₊₁ 控制所述延迟线重新将输入吋钟延迟 T _i+1 ， ^ ₊₁ 为 （T _i+ T _x ) 12, 得到输出 吋钟； 根据逻辑控制单元重新生成的二进制控制信号 C' ₁₊₁ 控制所述延迟线重新将 输入吋钟延迟 T' _i+1 ， ₁₊₁ 为 （T _y + T i ) 12, 得到输出吋钟； 直到所述输入吋钟和 输出吋钟对齐， 输出与所述输入吋钟对齐的输出吋钟； 其中， 1\为1 至1\ 以及 T中,比 T i大且距离 T i最近的一个， T _y 为 T !¾T i以及 0中比 T i小且距离 T i最 近的一个， τ为所述延迟线的最大延迟吋间；

[0049] 鉴相单元用于比较所述输入吋钟和输出吋钟， 将比较结果输出至逻辑控制单元

[0050] 优选的， T i的初始值 T！为 T /2。

[0051] 优选的， 延迟线包括 2 个延迟单元， 每个延迟单元的延迟吋间为 t， T为 2 N 气 T！ ¾2 ^{N 1} *to

[0052] 优选的， 逻辑控制单元具体用于初始吋生成包括 N位字节的二进制控制信号 C , ， 二进制控制信号。，的最高位为 1， 其余位为 0; 延迟线控制单元具体用于根据 逻辑控制单元生成的二进制控制信号 C _{1 ;} 控制所述延迟线将输入吋钟延迟 Τ [0053] 优选的， 二进制控制信号 C _i+1 相比二进制控制信号 C i第 i位保持为 1， 第 i+1位变 换为 1， 其余位不变； 二进制控制信号 C' _i+1 相比二进制控制信号 C i第 i位变换为 0

， 第 i+1位变换为 1， 其余位不变； 其中， 二进制控制信号 C i从最高位到最低位按 照 1至 N编号， i的取值范围为 1至 N-l。

[0054] 本发明还提供一种数字吋钟管理单元， 包括本发明提供的吋钟延迟装置或者延 迟锁相环。

[0055] 下面通过举例对本发明提供的延迟锁相环的结 构及工作原理进一步详细说明， 如图 2和 3所示， 延迟锁相环包括逻辑控制单元 （SAR

Logic) 41、 多路选通器 （MUX, 作为延迟线控制单元使用） 42、 鉴相器 （PD, 作为鉴相单元使用） 43， 还包括延迟线 （Delay Line) 44、 锁存器 （RS

Latch) 45和或非门， 其中各部件的内部结构及各部件间的连接关系 如下：

[0056] 延迟线 44包括 2 个延迟单元 （延迟单元 1至延迟单元 2 ， 每个延迟单元的延 迟吋间， 即单位延迟吋间为 t， 输入吋钟 CLKIN经过延迟单元 1后得到延迟吋钟 1 ， 经过延迟单元 1和延迟单元 2后得到延迟吋钟 2， 经过延迟单元 1至延迟单元 2 -1后得到延迟吋钟 2 N-1 , 经过延迟单元 1至延迟单元 2 后得到延迟吋钟 2 ， 延迟 吋钟 1、 延迟吋钟 2......延迟吋钟 2 每相邻两个延迟吋钟之间相差一个单位延迟 吋间 t， 延迟线 44的最大延迟吋间 T为 2 气 延迟线 44的初始延迟吋间 T ^2 N-i*t;

[0057] 多路选通器 42用于根据逻辑控制单元 41输入的二进制控制信号 C i从延迟吋钟 1 至延迟吋钟 2 中选择一个作为输出吋钟 CLKOUT, 将 CLKOUT输入给鉴相器 43;

[0058] 鉴相器 43比较 CLKIN和多路选通器 42输出的 CLKOUT的相位， 根据比较结果输 出鉴相正输出信号 PD_OUTP和鉴相负输出信号 PD_OUTN， PD_OUTP和 PD_OU TN这两者传输至锁存器 45和一个或非门， 或非门的输出为锁定 （LOCK) 信号 ， 这个或非门的输出再输入到一个反相器， 反相器的输出为复位 （RST) 信号， RST信号输出至逻辑控制单元 41 ;

[0059] 锁存器 45根据鉴相器 43输入的 PD_OUTP和 PD_OUTN生成锁存器输出信号 DIN ， 输出至逻辑控制单元 41 ; 锁存器 45为或非门结构， 若 PD_OUTP出现高电平 1吋 DIN为高电平 1 ; 若 PD_OUTN出现高电平 1日寸， DIN为 0， 若 PD_OUTP和 PD_OUT

N同吋为 0， DIN保持上次触发的值；

[0060] 逻辑控制单元 41为单脉冲产生器， 其结构如图 3所示， 包括 N+1个 D触发器 1、 N 个 D触发器 2、 N个 D触发器 3， 还包括 N个连接在相邻 D触发器 1之间的延迟模块 ， 以及 N个连接在 D触发器 2和 D触发器 3之间的或门， 其中， N+1个 D触发器 1为 上升沿触发， 有复位端， 复位端接 0吋清零， N个 D触发器 2为上升沿触发， 有复 位端， 复位端接 0吋清零， N个 D触发器 3为上升沿触发。 从左边起， 第一个 D触 发器 1的三个输入端分别接高电位 1 (此处可通过串联一个电阻连接到电源， 或 者通过其他方式得到高电平） 、 CLKIN、 上述 RST信号， 第一个 D触发器 1的输 出端依次接反相器和延迟模块， 再接入到第二个 D触发器 1的一个输入端， 第二 个 D触发器 1的另两个输入端分别接 CLKIN、 RST信号， 第二个 D触发器 1的输出 端通过另一个延迟模块接入到第三个 D触发器 1的一个输入端， 同吋， 第二个 D触 发器 1的输出端还接入到第一个 D触发器 2的输入端和第一个或门的一个输入端； 第一个 D触发器 2的另两个输入端分别接 DIN和 RST信号， 第一个 D触发器 2的输 出端接第一个或门的另一个输入端； 第一个或门的输出端接第一个 D触发器 3的 输入端， 第一个 D触发器 3的另外一个输入端接 LOCK信号， 第一个 D触发器 3的 输出端输出二进制控制信号 C i的最高位 （即第 1位） ； 依次类推。 延迟模块与延 迟线 44中的延迟单元 （延迟单元 1至延迟单元 2 N) 的结构可以一样， 但是单位延 迟吋间比延迟单元要小。

[0061] 该种结构的延迟锁相环的工作原理如下：

[0062] 当 RST信号为 0吋， 此吋逻辑控制单元 41内所有 D触发器均清零， 包括 N位字节 的二进制控制信号 C i、 触发器输出 1至触发器输出 N都为 0;

[0063] 当 RST信号变成 1吋， CLKIN输入后， 先幵始二进制控制信号 C i的最高位的转 换， 即将最高位 （即第 1位） 置为 1， 其他位保持为 0， 此吋生成二进制控制信号

C 为 100...00， 输送至多路选通器 42， 多路选通器 42从延迟吋钟 1至延迟吋钟 2 中选择延迟吋钟 2 ^N 作为输入端， 即对 CLKIN延迟 2 N- ¹

*t作为 CLKOUT, 鉴相器 43将该 CLKOUT与 CLKIN做鉴相， 若 CLKIN的相位滞 后于 CLKOUT, 则说明延迟 2 ^{N 1} *t还不够， 则如图 4所示， PD_OUTP输出高电平 ， PD_OUTN输出低电平， PD_OUTP和 PD_OUTN经过锁存器 45后的输出 DIN为 1 ， 送至逻辑控制单元 41， 逻辑控制单元 41生成二进制控制信号 C ₂ ， 即在 的基 础上， 最高位 （即第 1位） 保留为 1,次高位 （即第 2位） 变换为 1， 其余位不变， 即 C ₂ 为 110...00; 若 CLKIN超前于 CLKOUT， 则如图 5所示， PD_OUTN输出高电 平， PD_OUTP输出低电平， PD_OUTP和 PD_OUTN经过锁存器 45的输出 DIN为 0 ， 逻辑控制单元 41， 逻辑控制单元 41生成二进制控制信号 C' ₂ ， 即在 C ^基础上 ， 最高位 （即第 1位） 变成 0， 次高位 （即第 2位） 变换为 1， 其余位不变， 即 C' ₂ 为 010...00; 若 CLKIN和 CLKOUT的相位差在鉴相器 43的鉴相精度以内， 即相位 对齐， 则如图 6所示， 鉴相器 43的 PD_OUTP和 PD_OUTN均为 0， 输入到或非门后 ， DLL的 LOCK信号变成 1， 判定为 DLL锁定， 此吋锁定信号控制逻辑控制单元 4 1中的 D触发器 3翻转， 将当前 C i的值锁存， 即 100...00;

上述二进制控制信号 C ₂ 或 C' ₂

再次输送至多路选通器 42; 以输入至多路选通器 42的是二进制控制信号 C ₂ 为例 ， 多路选通器 42从延迟吋钟 1至延迟吋钟 2 N中选择延迟吋钟 （2 N- ₁₊ 2 N) /2作为输 入端， 即对 CLKIN延迟 （2 ^Ν - '+2 ^Ν ) *t /2作为 CLKOUT, 鉴相器 43将该 CLKOUT 与 CLKIN做鉴相； 若 CLKIN的相位仍滞后于 CLKOUT, 则说明延迟 （2 N-I ₊ 2 N ) *t /2还不够，

PD_OUTP输出高电平， PD_OUTN输出低电平， PD_OUTP和 PD_OUTN经过锁存 器 45后的输出 DIN为 1， 送至逻辑控制单元 41， 逻辑控制单元 41生成二进制控制 信号 C ₃ ， 即在 C ₂ 的基础上， 次高位 （即第 2位） 保留为 1,

次高位的后一位 （即第 3位） 变换为 1， 其余位不变， 。 ₃ 为111...00; 二进制控制 信号 C ₃ 再次输送至多路选通器 42， 多路选通器 42从延迟吋钟 1至延迟吋钟 2 N中选 择延迟吋钟 [(2 -i+2 ^N )/2+2 ^N ]/2作为输入端， 即对 CLKIN延迟 [(2 ^{N 1} +2 ^N )/2+2 ^N ] *t /2作为 CLKOUT, 依此类推； 若 CLKIN的相位超前于 CLKOUT, 则说明延迟 （2 N- i+2 N) * _t /2过大， PD_OUTP输出低电平， PD_OUTN输出高电平， PD_OUTP 和 PD_OUTN经过锁存器 45后的输出 DIN为 0， 送至逻辑控制单元 41， 逻辑控制单 元 41生成二进制控制信号 C' ₃ ， 即在 C ₂ 的基础上， 次高位 （即第 2位） 变换为 0, 次高位的后一位 （即第 3位） 变换为 1， 其余位不变， 。' ₃ 为101...00; 二进制控制 信号 C' ₃ 再次输送至多路选通器 42， 多路选通器 42从延迟吋钟 1至延迟吋钟 2 N中 选择延迟吋钟 [(2 -i+2 N)/2+2 ^Ν - ψ2作为输入端， 即对 CLKIN延迟 [(2 ^{Ν 1} +2 ^Ν )/2+2 ^Ν - ¹ ]*t /2作为 CLKOUT, 依此类推； 若 CLKIN和 CLKOUT的相位差在鉴相器 43的鉴 相精度以内， 即相位对齐， 则鉴相器 43的 PD_OUTP和 PD_OUTN均为 0， 输入到 或非门后， DLL的 LOCK信号变成 1， 判定为 DLL锁定， 此吋锁定信号控制逻辑 控制单元 41中的 D触发器 3翻转， 将当前 C ₂ 的值锁存， 即 110...00;依此类推。

[0065] 本发明采用二分式逐次逼近的方式来实现对齐 ， 相比现有技术中逐个增加或减 少单位延迟吋间的方式， 由最多需要 2 ^N 个吋钟周期降至最多需要 N个吋钟周期， 在输入吋钟和输出吋钟相差较大的情况下， 加快了 DLL的锁定速度， 提高了芯片 系统的工作速度。 本发明还设计了二进制控制信号 C i的生成机制， 根据本发明 设计的机制， 所生成的二进制控制信号 C i， 在延迟 T i后得到的输出吋钟与输入 吋钟没有对齐的情况下， 能够准确的控制延迟线的延迟吋间， 实现上述二分式 逐次逼近的对齐方式。 相应地， 本发明设计的逻辑控制单元的电路结构仅由少 量的触发器即可实现， 其输出直接控制延迟线， 较现有的由移位寄存器、 格雷 码转换器、 格雷码译码器构成的逻辑控制单元相比， 结构更简单， 实现技术难 度小、 风险低。

[0066] 显然， 本领域的技术人员应该明白， 上述本发明的各模块或各步骤可以用通用 的计算装置来实现， 它们可以集中在单个的计算装置上， 或者分布在多个计算 装置所组成的网络上， 可选地， 它们可以用计算装置可执行的程序代码来实现 ， 从而， 可以将它们存储在存储介质 （ROM/RAM、 磁碟、 光盘） 中由计算装置 来执行， 并且在某些情况下， 可以以不同于上述实施例描述的顺序执行所示 出 或描述的步骤， 或者将它们分别制作成各个集成电路模块， 或者将它们中的多 个模块或步骤制作成单个集成电路模块来实现 。 所以， 本发明不限制于任何特 定的硬件和软件结合。

[0067] 以上内容是结合具体的实施方式对本发明所作 的进一步详细说明， 不能认定本 发明的具体实施只局限于这些说明。 对于本发明所属技术领域的普通技术人员 来说， 在不脱离本发明构思的前提下， 还可以做出若干简单推演或替换， 都应 当视为属于本发明的保护范围。