CMOS-Anordnung

Die vorliegende Erfindung betrifft eine CMOS-Anordnung gemäß dem Oberbegriff des Patentanspruchs 1, d.h. eine CMOS-Anord¬ nung, welche mindestens einen NMOS-Bereich und mindestenε ei¬ nen PMOS-Bereich aufweist, und welche an ihrer Oberfläche mit Substratkontakten versehen ist, über welche jeweilige Substratabschnitte der CMOS-Anordnung mit vorbestimmten Spannungswerten beaufschlagbar sind.

Derartige CMOS-Anordnungen sind seit langem bekannt und wer¬ den in großem Umfang verwendet. Eine praktische Ausführungs- form einer derartigen Anordnung ist in Figur 2 gezeigt.

Die Figur 2 ist eine schematische Querschnittsansicht einer herkömmlichen CMOS-Anordnung.

Die gezeigte CMOS-Anordnung weist ein p ^" -Substrat 1 auf, in dem ein NMOS-Bereich 2 und ein PMOS-Bereich 3 ausgebildet sind.

Im NMOS-Bereich 2 ist ein NMOS-Transistor 21 ausgebildet, dessen Sourceabschnitt 22 und dessen Drainabschnitt 23 als innerhalb des p ^" -Substrates l vorgesehene n ⁺ -Bereiche ausge¬ bildet sind.

Zur Realisierung des PMOS-Bereiches 3 ist innerhalb des p ^~ - Substrats l ein wannenartig eingebettetes n ^~ -Substrat 30 vor¬ gesehen. In diesem PMOS-Bereich 3 ist ein PMOS-Transistor 31 ausgebildet, dessen Sourceabschnitt 32 und dessen Drainab¬ schnitt 33 als innerhalb des n ^" -Substrates 30 vorgesehene p ⁺ - Bereiche ausgebildet sind.

Die Gateabschnitte sowie die Wirkungsweise und die Funktion der jeweiligen Transistoren sind für die nachfolgenden Aus-

führungen nicht von Interesse,- sie sind daher weder in der Figur 2 veranschaulicht noch werden sie in der Beschreibung näher erläutert.

Ausgangspunkt für die weiteren Betrachtungen ist vielmehr die pnpn-Zonenfolge in der in der Figur 2 gezeigten CMOS-Anord¬ nung, die durch die Aufeinanderfolge von (1) Source- bzw. Drainabschnitt 32 bzw. 33 des PMOS-Transistors 31, (2) n ^~ - Substrat 30 des PMOS-Transistors 31, (3) p ^" -Substrat 1 der CMOS-Anordnung bzw. deε NMOS-Transistors 21 und (4) Source- bzw. Drainabschnitt 22 bzw. 23 des NMOS-Transistors 21 gebil¬ det wird.

Die genannte pnpn-Zonenfolge ist die Zonenfolge eines Thyri- stors.

Solange der pn-Übergang zwischen Zone (2) und Zone (3), d.h. der Übergang zwischen dem n ^" -Substrat 30 des PMOS-Transistors 31 und dem p ^~ -Substrat 1 der CMOS-Anordnung bzw. dem NMOS- Transistor 21 sperrend ist, ist auch der Thyristor gesperrt, und dessen Vorhandensein wirkt sich auf die Funktion der je¬ weiligen Transistoren nicht auε.

Wird dieser Übergang allerdings (infolge von in den jeweili- gen Substraten unerwünscht umherwandernden Ladungsträgern) leitend, so sind die Zonen (1) und (4), d.h. der Source- bzw. Drainabschnitt 32 bzw. 33 des PMOS-Transistors 31 und der Source- bzw. Drainabschnitt 22 bzw. 23 des NMOS-Transistors 21 elektrisch miteinander verbunden, was zu einer Fehlfunk- tion oder sogar zu einer Zerstörung der jeweiligen Transisto¬ ren führt.

Um derartige unerwünschte Thyristoreffekte in CMOS-Anordnun¬ gen zu vermeiden, d.h. um die sogenannte latch-up-Festigkeit zu erhöhen, wird die Oberfläche der CMOS-Anordnung mit

Substratkontakten versehen.

Diese Substratkontakte sind im NMOS-Bereich 2 als mit Masse verbundene p ^* -Abschnitte 24, und im PMOS-Bereich 3 als mit einer positiven Spannung verbundene n ^* -Abschnitte 34 reali¬ siert. Auf diese Weise wird ein freies Umherwandern von den in Rede stehenden pn-Übergang leitend machenden Ladungsträ¬ gern in den jeweiligen Substraten verhindert, so daß ein un¬ beabsichtigtes Zünden des Thyristors ausgeschlossen ist.

Um diesen Effekt zuverlässig zu gewährleisten, müssen jedoch bestimmte Maximalabstände zwischen benachbarten Substratkon¬ takten und zwischen den Subεtratkontakten und den Source- und Drainabschnitten der jeweiligen Transistoren eingehalten wer¬ den. Ein typischer Maximalwert für den Abstand zwischen be¬ nachbarten Substratkontakten beträgt ca. 50 μm, und ein typi- scher Maximalwert für den Abstand zwischen den Substratkon¬ takten und den Source- und Drainabschnitten der jeweiligen Transistoren beträgt ca. 25 μm.

Um diese Bedingungen zuverlässig einzuhalten, sind die be- kannten CMOS-Anordnungen in der Regel von einem gleichmäßigen Raster von Substratkontakten überzogen. Ein derartiger Aufbau ist in Figur 3 veranschaulicht.

Die Figur 3 veranschaulicht die Anordnung der Substratkon- takte auf der Oberfläche einer herkömmlichen CMOS-Anordnung.

Die jeweils durch einen * gekennzeichneten Substratkontakte sind dabei über die gesamte CMOS-Anordnung gleichmäßig ver¬ teilt, wobei der Abstand zwischen benachbarten Substratkon- takten im wesentlichen konstant ca. 50 μm beträgt.

Es liegt auf der Hand, daß daε Vorsehen derartiger Substrat¬ kontakte zu einer nicht unerheblichen Vergrößerung der CMOS- Anordnung führt bzw. einer weiteren Miniaturisierung dersel- ben Grenzen setzt.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, die CMOS-Anordnung gemäß dem Oberbegriff deε Patentanεpruchε 1 derart weiterzubilden, daß diese unter Beibehaltung ihrer latch-up-Festigkeit weiter miniaturisierbar iεt.

Diese Aufgabe wird erfindungsgemäß durch daε im kennzeichnen¬ den Teil deε Patentanspruchs 1 beanspruchte Merkmal gelöst.

Demnach ist vorgesehen, daß die durchschnittliche Anzahl der Substratkontakte pro Flächeneinheit und/oder die durch¬ schnittliche Substratkontaktfläche pro Flächeneinheit inner¬ halb deε mindeεtens einen NMOS-Bereiches weεentlich geringer iεt alε innerhalb deε mindestenε einen PMOS-Bereieheε.

Das Vorεehen dieεeε Merkmals bewirkt

(1) daß sich die Gesamtanzahl der auf einer CMOS-Anord¬ nung vorzusehenden Substratkontakte und/oder die von diesen benötigte Substratkontaktfläche verringern kann, und

(2) daß die innerhalb der CMOS-Anordnung auεgebildeten elektroniεchen Bauelemente an den Stellen, an denen eine ge¬ ringe Anzahl von Subεtratkontakten pro Flächeneinheit und/oder eine geringe Subεtratkontaktfläche pro Flächenein¬ heit vorgesehen iεt, dichter gepackt werden können.

Dieε erlaubt eε, eine gegebene, in CMOS-Technik aufzubauende Schaltung auf einer kleineren Fläche zu realisieren als dies bisher der Fall war.

Untersuchungen haben ergeben, daß sich die latch-up-Festig- keit durch daε Vorεehen der erfindungεgemäßen Maßnahme nicht verschlechtert. Eε wurde mithin eine CMOS-Anordnung geschaf¬ fen, die unter Beibehaltung ihrer latch-up-Festigkeit weiter miniaturisierbar ist.

Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche .

Die Erfindung wird nachfolgend anhand von Ausfuhrungsbeispie¬ len unter Bezugnahme auf die Zeichnung näher erläutert. Es zeigen:

Figur 1 eine schematische Darstellung einer Draufsicht auf eine erfindungsgemäß ausgebildete CMOS-Anordnung zur Veran¬ schaulichung der Anordnung von Substratkontakten auf der Oberfläche derselben,

Figur 2 eine schematiεche Querεchnittεanεicht einer herkömm¬ lichen CMOS-Anordnung, und

Figur 3 eine εchematiεche Darstellung einer Draufsicht auf eine herkömmliche CMOS-Anordnung zur Veranεchaulichung der Anordnung der Substratkontakte auf der Oberfläche derselben.

Die in der Figur 1 gezeigte CMOS-Anordnung weist abgesehen von den Subεtratkontakten den selben grundsätzlichen Aufbau wie die in der Figur 2 veranschaulichte herkömmliche CMOS- Anordnung auf. D.h., sie umfaßt mindestens einen NMOS-Bereich 2 und mindeεtenε einen PMOS-Bereich 3, die im wesentlichen wie in der Figur 2 gezeigt aufgebaut sein können und die wie in der Figur l gezeigt aneinandergrenzen können.

Zur Erhöhung der latch-up-Festigkeit sind auf der (in der Fi¬ gur 1 in der Draufsicht gezeigten Anschlußseite der CMOS-An¬ ordnung wiederum Substratkontakte vorgesehen. Die Anzahl und Anordnung der Substratkontakte ist jedoch erfindungsgemäß derart modifiziert, daß die durchschnittliche Anzahl der Subεtratkontakte pro Flächeneinheit und/oder die durch¬ schnittliche Substratkontaktfläche pro Flächeneinheit inner¬ halb des mindeεtenε einen NMOS-Bereicheε weεentlich geringer iεt alε innerhalb des mindestens einen PMOS-Bereiches.

Eine mögliche Ausführungsform der erfindungsgemäßen Maßnahme besteht darin, daß, wie in der Figur 1 gezeigt ist, der min-

destens eine PMOS-Bereich 3 in bekannter Art und Weise wie eingangs beschrieben mit Substratkontakten versehen ist, wäh¬ rend der NMOS-Bereich 2 nur am Rand mit Substratkontakten versehen ist.

Eε hat εich herausgestellt, daß entgegen der bisherigen Auf¬ fassung der Fachwelt bei Vorsehen ausreichend vieler und/oder großer Substratkontakte im PMOS-Bereich auf die Substratkon¬ takte innerhalb des NMOS-Bereicheε ganz oder wenigstens wei- testgehend verzichtet werden kann, ohne nennenswerte Einbußen bei der latch-up-Festigkeit in Kauf nehmen zu müsεen.

Gemäß der Figur 1 εind in dem dort gezeigten NMOS-Bereich 2 nur wenige Subεtratkontakte vorgeεehen, wohingegen der PMOS- Bereich 3 Substratkontakte 34 in der bekannten Dichte und Größe, d.h. mit einem gegenseitigen Abstand von bei- spielsweiεe ca. 50 μm aufweiεt; die Verringerung der biεher üblicherweiεe vorgeεehenen Subεtratkontaktanzahl und/oder Subεtratkontaktfläche (Summe der Flächen der einzelnen Subεtratkontakte) im NMOS-Bereich macht eε nicht erforder¬ lich, gleichzeitig die Substratkontaktanzahl und/oder die Substratkontaktfläche innerhalb des PMOS-Bereiches zu erhö¬ hen.

Daε Vorεehen von Substratkontakten an der Bereichsgrenze führt weitgehend unabhängig von der vorgeεehenen Anzahl und/oder der belegten Fläche allenfalls zu einer geringfügig verringerten Verkleinerbarkeit der CMOS-Anordnung, weil die in dem in Rede stehenden NMOS-Bereich realisierten elektroni- sehen Bauelemente aus Gründen der Sicherheit und Zuverlässig¬ keit ohnehin nicht beliebig nahe an die Bereichsgrenze ge¬ setzt werden können.

Unabhängig von der gewählten Realisierungεform der erfin- dungsgemäßen Maßnahme kann infolge der absoluten Einsparbar- keit von Substratkontakten bzw. der belegten Substratkontakt- fläche eine höhere Packungsdichte der elektrischen Bauele-

mente innerhalb deε NMOS-Bereicheε vorgesehen werden, was zu einer erheblichen Flächenreduzierung der Anordnung führt. Bei Versuchεanordnungen mit auεgewählten reinen NMOS-Gebieten, z.B. ROMε betrug die Flächenreduzierung mehrere zehn Prozent.

Abgesehen davon ermöglicht das Vorsehen der erfindungsgemäßen Maßnahme auch eine einfachere und billigere Herstellung von CMOS-Anordnungen (weniger Einschränkungen beim Layout, gerin¬ gere Anzahl von zu verbindenden bzw. zu kontaktierenden Kon- taktstellen, geringerer Materialverbrauch) .