La présente demande de brevet revendique la priorité de la demande de brevet français FR13/61689 qui sera considérée comme faisant partie intégrante de la présente description.

Domaine

La présente description concerne de façon générale les circuits électroniques, plus particulièrement le domaine des convertisseurs de puissance et, encore plus particulièrement, la réalisation d'un circuit de commande pour convertisseur de puissance .

Exposé de 1 ' art antérieur

Les convertisseurs de puissance sont largement utilisés dans l'industrie électronique.

La présente description concerne plus particulièrement les alimentations comportant, entre deux bornes d'application d'une tension d'entrée de puissance continue ou non, deux interrupteurs en série dont le point milieu est généralement relié à un élément inductif constituant par exemple l'inductance du filtre de sortie, le primaire d'un transformateur, l'induc ^¬ tance d'un moteur électrique...

La présence d'au moins deux interrupteurs en série entre deux bornes d'alimentation nécessite une commande évitant une conduction simultanée de ces deux interrupteurs. Ces inter- rupteurs sont généralement constitués de transistors à effet de champ, le plus souvent des transistors MOS, des JFETs ou des transistors à effet de champ à très haute mobilité (HEMTs) . Cela conduit à prévoir, entre les périodes de conduction respectives des transistors, des "temps morts" pendant lesquels les deux transistors sont bloqués. Durant ces "temps morts", la tension grille-source est inférieure à la tension de seuil du transistor et un courant circule en inverse soit par la diode interne de l'un des transistors s'il en possède une, soit par son canal, soit par une diode externe connectée en antiparallèle. Dans tous les cas, le passage de ce courant en inverse à ces instants engendre des pertes non souhaitées. On cherche donc généralement à réduire le temps mort pendant lequel les deux interrupteurs de puissance sont bloqués.

On a déjà proposé différentes solutions pour réduire ce temps mort. En particulier, la vitesse de commutation variant en fonction du point de fonctionnement du conver ^¬ tisseur et de la température, on cherche à rendre ce temps mort auto-adaptatif pour qu' il soit le plus court possible tout en maintenant une protection contre le court-circuit.

Ces solutions sont toutefois mal adaptées à des convertisseurs de puissance dont les transistors de découpage sont alimentés par une tension relativement élevée (supérieure à 20V) , ou à des convertisseurs de puissance dont les circuits de commande des interrupteurs à découpage sont constitués de transistors à effet de champ.

Le document US 2007/085589 décrit un convertisseur abaisseur dc-dc incluant des circuits de détection d'ouverture de transistors à canal N en série pour réduire les temps morts.

Le document US 2004/041619 décrit un circuit pour empêcher une conduction simultanée de transistors en série.

Le document US 2006/164867 décrit un convertisseur dc- dc équipé d'un circuit de réglage du temps mort.

Le document US 5929665 décrit un convertisseur de puissance dans lequel un circuit détecte les états passants et bloqués de transistors. Toutes les solutions ci-dessus requièrent des échanges d'information entre les parties (haute et basse) associées aux transistors respectifs.

Les documents US 2012/112775 et US 2013/082741 décrivent des circuits détectant l'état d'un transistor IGBT pour améliorer l'état passant de sa diode interne.

Ces solutions requièrent des miroirs de courant dans les circuits de commande qui sont préjudiciables à l'encombrement et ne sont pas compatibles avec une réalisation en technologie CMOS, notamment SOI.

Résumé

Un mode de réalisation de la présente description vise à proposer un circuit de commande pour convertisseur de puissance qui pallie tout ou partie des inconvénients des circuits usuels.

Un mode de réalisation de la présente description vise plus particulièrement une solution adaptée à tout circuit de puissance, par exemple, un convertisseur de puissance, dont les interrupteurs de découpage sont constitués de transistors à effet de champ (qu'ils soient ou non réalisés dans une même technologie) avec ou sans diode parasite interne entre drain et source, en série entre deux bornes d'application d'une tension d'alimentation, et pilotés par des circuits de commande constitués eux aussi de transistors à effet de champ (réalisés ou non dans une même technologie) .

Un autre mode de réalisation vise plus particuliè ^¬ rement une solution d'adaptation automatique du temps mort de blocage simultané des interrupteurs de puissance, compatible avec les bornes habituellement accessibles dans un étage d'entrée d'un convertisseur de puissance.

Un autre mode de réalisation vise à proposer une solution évitant des miroirs de courant.

Un autre mode de réalisation vise à proposer une solution compatible avec une réalisation du circuit de commande en technologie CMOS. Ainsi, un mode de réalisation prévoit un circuit de commande d'un premier transistor à effet de champ d'un convertisseur de puissance, destiné à un convertisseur comportant au moins un premier et un second transistor en série entre deux bornes d'application d'une première tension, ledit circuit comportant un circuit de détection de 1 ' ouverture du second transistor.

Plus particulièrement, un mode de réalisation prévoit un circuit de commande d'un premier transistor à effet de champ d'un convertisseur de puissance, destiné à un convertisseur comportant au moins un premier et un second transistor en série entre deux bornes d'application d'une première tension, ledit circuit comportant :

une borne de sortie destinée à être connectée à la grille du premier transistor ; et

une borne d'entrée destinée à être connectée à la source du premier transistor ;

deux transistors de commande en série entre deux bornes d'application, respectivement d'une première tension d'alimentation positive ou nulle par rapport au potentiel présent sur ladite borne d'entrée et d'une deuxième tension d'alimentation négative ou nulle par rapport audit potentiel de la borne d'entrée, le point milieu entre les deux transistors de commande en série étant connecté à la grille du premier transistor ;

une borne de commande destinée à recevoir un signal de commande en fermeture ou en ouverture du premier transistor ;

un circuit de détection d'une variation de la tension drain-source liée à l'ouverture du second transistor, le circuit de détection étant relié à la grille du premier transistor et détectant une variation du courant de grille ou de la tension grille-source du premier transistor quand le circuit de commande est dans un premier mode de fonctionnement, dit de surveillance, dans lequel les deux transistors de commande sont bloqués plaçant la grille du premier transistor dans un état de haute impédance ; et un bloc logique de combinaison dudit signal de commande et d'au moins un signal fourni par ledit circuit de détection pour commander en fermeture ou en ouverture chacun des transistors de commande.

Selon un mode de réalisation, le circuit de détection est alimenté entre lesdites deux bornes d'application des première et deuxième tensions d'alimentation.

Selon un mode de réalisation, le circuit de détection comporte au moins un étage comportant un miroir de courant formé de deux transistors MOS dont un transistor a sa source reliée à une borne d'application de la seconde tension d'alimentation, l'autre transistor ayant sa source reliée à la borne de sortie du circuit de commande.

Un mode de réalisation prévoit également un conver- tisseur de puissance comportant au moins un premier et un second transistor, en série entre deux bornes d'application d'une première tension, dans lequel les premier et second transistors sont chacun commandés par un circuit tel que ci-dessus.

Selon un mode de réalisation :

un premier circuit de commande du premier transistor dont la borne d'entrée est reliée à une desdites bornes d'application de la tension continue ; et

un second circuit de commande du second transistor dont la borne d'entrée est reliée au point milieu de l'association en série des premier et second transistors.

Selon un mode de réalisation, le circuit comporte en outre un circuit de fourniture des signaux de commande des premier et second transistors.

Un mode de réalisation prévoit également un procédé de commande d'un convertisseur, dans lequel une variation de la tension drain-source est détectée au niveau de la grille de chaque transistor.

Brève description des dessins

Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :

la figure 1 est une représentation schématique, sous forme de blocs, d'un exemple de convertisseur de puissance équipé d'un mode de réalisation d'un circuit de commande des interrupteurs de son étage d'entrée ;

la figure 2 est une représentation plus détaillée d'un mode de réalisation d'une partie du circuit de commande de la figure 1 ;

la figure 3 représente, de façon schématique et partielle, une partie du circuit de commande de la figure 2 ;

les figures 4A et 4B reprennent partiellement des éléments du circuit de la figure 3, appliqués au circuit de commande d'un des interrupteurs de l'étage d'entrée du convertisseur, et illustrent deux configurations de fonction ^¬ nement ;

les figures 5A et 5B reprennent partiellement des éléments de la figure 3, appliqués au circuit de commande de l'autre des interrupteurs de l'étage d'entrée du convertisseur, et illustrent deux configurations de fonctionnement ;

les figures 6A, 6B, 6C, 6D, 6E, 6F, 6G et 6H illustrent, sous forme de chronogrammes, un mode de fonctionnement du convertisseur de puissance dans la configuration de la figure 4B ;

les figures 7A, 7B, 7C, 7D, 7E, 7F, 7G et 7H illustrent, sous forme de chronogrammes, un mode de fonctionnement du convertisseur de puissance dans la configuration de la figure 5B ;

les figures 8A, 8B, 8C, 8D, 8E, 8F, 8G et 8H illustrent, sous forme de chronogrammes, un autre mode de fonctionnement du convertisseur de puissance dans la configu ^¬ ration de la figure 4B ;

les figures 9A, 9B, 9C, 9D, 9E, 9F, 9G et 9H illustrent, sous forme de chronogrammes, un autre mode de fonctionnement du convertisseur de puissance dans la configu ^¬ ration de la figure 5B ; la figure 10 représente schématiquement un mode de réalisation détaillé d'une variante d'un circuit de détection du circuit de la figure 2 ; et

la figure 11 est un schéma bloc illustrant un exemple d'architecture appliqué à la figure 1.

Description détaillée

De mêmes éléments ont été désignés par de mêmes réfé ^¬ rences aux différentes figures. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation qui vont être décrits, ont été représentés et seront détaillés. En particulier, le convertisseur de puissance n'a été illustré que par son étage d'entrée, les modes de réalisation décrits étant compatibles avec les réalisations usuelles de convertisseurs de puissance de type alimentation à découpage ou de tout circuit utilisant au moins deux interrupteurs entre deux bornes d'application d'une tension. De plus, la génération de la tension d'alimentation du convertisseur n'a pas n'ont plus été détaillée, les modes de réalisation décrits étant là encore compatible avec les applications usuelles.

La figure 1 représente, de façon très schématique et sous forme de blocs, un mode de réalisation d'un circuit 1 de commande d'un étage d'entrée 22 d'un convertisseur de puissance 2 de type alimentation à découpage. L'étage d'entrée 22 comporte au moins deux transistors à effet de champ M2 et M _] _, en série entre deux bornes 23 et 24 d'application d'une tension d'alimentation (tension d'entrée de puissance), dans cet exemple d'une tension positive par rapport à la masse. La tension d'entrée de puissance peut être approximativement constante à l'échelle de la fréquence de commutation des transistors M _] _ et M2, mais être variable à plus basse fréquence (par exemple, la fréquence 50 Hz du réseau) .

Dans l'exemple arbitraire de la figure 1, le point milieu 25 entre les transistors M2 et M _] _ est relié à un élément inductif L dont l'autre électrode définit une borne 26 connectée à un potentiel fixe fonction de l'application, par exemple, la masse. L'élément inductif L est symbolisé avec sa résistance série R. Cet élément inductif constitue, par exemple, le primaire d'un transformateur 27 dont le secondaire est symbolisé par un élément inductif L _s , relié à un circuit 28 comportant le secondaire de l'alimentation à découpage. Il s'agit d'un exemple et les modes de réalisation qui vont être décrits s'appliquent, quelle que soit la nature des éléments connectés en aval ou couplés à l'élément inductif L. Dans l'exemple de la figure 1, on a connecté la borne 26 au bloc 28 pour faire ressortir qu'elle est reliée au reste de l'application. La structure illustrée par la figure 1 est communément désignée par convertisseur en demi-pont.

Dans un tel convertisseur, les transistors M _] _ et M2 sont commandés alternativement pour fournir de l'énergie à l'élément inductif L. Chaque transistor M _] _, M2 est commandé par un circuit 3 _] _, respectivement 32, constitué de transistors à effet de champ fournissant, sur une borne 32 _] _, respectivement 322, un signal de commande à sa grille.

On considère un cas particulier dans lequel les circuits 3 _] _ et 32 ont des structures similaires. Pour simplifier la description qui suit et sauf précision contraire, on identifiera avec un indice "1" les éléments du circuit de commande affecté au transistor M _] _ du demi-étage bas, et avec un indice "2" les éléments du circuit de commande affecté au transistor M2 du demi-étage haut, et on mentionnera ces éléments sans indice lorsque l'on se réfère sans distinction aux deux circuits.

Chaque circuit 3 (CTRL) comporte une borne 34 destinée à être reliée à la source du transistor M qu'il commande, donc au noeud 25 pour le circuit 32 et à la borne 24 pour le circuit 3 _] _. Chaque circuit 3 est alimenté par une tension appliquée entre deux bornes 36 et 38. Le potentiel de la borne 34 constitue un potentiel intermédiaire. En d'autres termes, chaque circuit 3 reçoit une tension positive ou nulle V+ par rapport à sa borne 34 et une tension négative ou nulle V- par rapport à sa borne 34. Ces tensions, référencées par rapport à la borne 34 qui correspond à la source du transistor M concerné, sont d'une part liées au besoin de bloquer les transistors M _] _ et M2 avec des tensions inférieures à leurs tensions de seuil Vth pour éviter le risque de conduction parasite qui pourrait autrement se produire suite à des variations des potentiels d'alimen ^¬ tation, et d'autre part liées au besoin de rendre passant les transistors Ml et M2 avec des tensions supérieures à leurs tensions de seuil.

De façon usuelle, les circuits 3 commandent les transistors M _] _ et M2 pour qu'ils aient des phases alternées de conduction. Pour cela, chaque circuit reçoit, sur une borne 30, un signal IN de commande provenant d'un circuit symbolisé par un bloc 5 en figure 1, typiquement contrôlant les périodes de découpage de la tension d'entrée de puissance VH en fonction des besoins de la charge. Le bloc 5 reçoit une information repré ^¬ sentative des besoins de la charge sur une ou plusieurs entrées FB. La génération des signaux IN tient compte d'un besoin d'éviter une conduction simultanée des transistors M _] _ et M2 qui court-circuiterait les bornes d'alimentation 23 et 24.

Toutefois, lors du blocage d'un des transistors M (M _] _ ou M2 ) , avant mise en conduction de l'autre (M2 , respectivement M _] _), le temps mort nécessaire pour éviter une conduction simultanée engendre des pertes liées à la conduction d'un courant en inverse dans un transistor, en raison d'une tension grille-source inférieure à sa tension seuil. L'amplitude de ce phénomène peut être réduit en rendant rapi- dément conducteur l'autre transistor (M2 , respectivement M _] _) pour réduire ce temps de conduction inverse. Cela revient à réduire le temps mort. Toutefois, cela requiert une auto ^¬ adaptation du temps mort entre les périodes de conduction des deux transistors M _] _ et M2 car leurs vitesses de commutation (temps de mise en conduction et temps de blocage) dépendent entre autres du point de fonctionnement commuté et de la température .

On prévoit de détecter, au niveau de la grille de chaque transistor M, donc de la borne 32 du circuit 3 correspondant, l'ouverture de l'autre transistor M et d'exploiter cette détection au niveau de ce même circuit de commande 3 afin de remettre en conduction le transistor M considéré. Ainsi, dès que le circuit de commande 3 du transistor M _] _, respectivement M2, détecte l'ouverture de l'autre transistor M2, respectivement M _] _, il provoque la fermeture du transistor M _] _, respectivement M2. Cela réduit automatiquement le temps mort, donc les pertes. Le temps mort n'est donc plus généré de manière fixe par le bloc 5 de commande éloigné mais de manière auto-adaptative et localement par les circuits 3 (CTRL) .

Selon ce mode de réalisation, les circuits 3 _] _ et 32 ne sont pas reliés l'un à l'autre pour se communiquer l'état dans lequel se trouve le transistor qu'ils pilotent respectivement. Cette information haute tension est directement récupérée par chaque circuit 3 au niveau de la grille, du côté basse tension, du transistor qu' il contrôle, supprimant ainsi le besoin de composants haute tension ou d'un dispositif d'isolation supplémentaire.

La figure 2 représente, de façon schématique et sous forme de blocs, un mode de réalisation d'un circuit 3. Pour simplifier, les circuits 3 _] _ et 32 des transistors M _] _ et M2 sont structurellement identiques. Ils diffèrent par le fait qu'ils sont connectés à un transistor différent et, optionnellement, par des tensions V+ et V- qui les alimentent différentes.

Chaque circuit 3 comporte un amplificateur 31 (DRIVER) commandé par des signaux logiques DET et IN. Le signal IN correspond au signal de commande de mise en conduction du transistor considéré, provenant du circuit 5 qui exploite des informations relatives aux besoins de la charge. Le signal DET est un signal de détection. Les signaux IN et DET seront détaillés par la suite. L'amplificateur 31 est alimenté par les tensions V+ et V- d'alimentation du circuit 3 (bornes 36 et 38). La borne 34 est reliée à une borne de référence 33, commune aux tensions V+ et V- . Le circuit 3 comporte en outre un circuit 4 de détection (DETECT) dont un mode de réalisation sera décrit ultérieurement et dont le rôle est de fournir une information DET relative à la commutation de l'autre transistor M2 ou M _] _ que celui associé au circuit 3 considéré. Le circuit 4 est alimenté par les tensions V+ et V-.

La figure 3 représente, de façon plus détaillée, un exemple de réalisation de l'amplificateur 31. Ce dernier comporte un étage d'entrée 312 formé d'un circuit logique, par exemple une bascule D, dont le rôle est de combiner les états respectifs des signaux IN et DET pour sélectionner l'état d'un étage de sortie 314. Le circuit 312 est alimenté par les tensions V+ et V- et fournit donc un signal dont l'état haut est au niveau V+ et dont l'état bas est au niveau V- (en négligeant les chutes de tensions dans les transistors à l'état passant du circuit 312) .

Dans l'exemple de la figure 3, l'entrée D de la bascule 312 reçoit la tension V+, son entrée d'horloge reçoit le signal DET, son entrée R de réinitialisation reçoit l'inverse du signal IN (inverseur 313) .

Le circuit 312 fournit le résultat de la combinaison sur la grille d'un premier transistor P d'un étage de sortie 314 du circuit 31. Cet étage de sortie 314 comporte deux tran- sistors, respectivement P à canal P, et N à canal N, en série entre les deux bornes 36 et 38 d'application des potentiels V+ et V-. La grille du transistor N reçoit directement le signal IN inversé. Le point milieu de cette association en série définit la borne 32 de sortie du circuit 3, destinée à être connectée à la grille du transistor M concerné.

Lorsque le signal IN passe à l'état haut, le tran ^¬ sistor P reste bloqué jusqu'à ce que l'ouverture de l'autre transistor M soit détectée, que le signal DET passe à l'état haut, validant ainsi le signal IN et donc la fermeture du transistor M considéré. Lorsque le signal IN passe à l'état bas, les transistors P et N deviennent simultanément et instanta ^¬ nément bloqués .

On prévoit une phase de fonctionnement, dite de surveillance, dans laquelle les deux transistors P et N sont bloqués. Cette phase est déclenchée par une commutation du signal IN vers l'état haut, provoquée par le circuit 5, préalablement ou simultanément au blocage du transistor M de 1 ' autre étage par commutation de son signal IN correspondant à l'état bas. Cette phase de surveillance prend fin lorsque le blocage de l'autre transistor M est détecté et que le signal DET bascule à l'état haut.

Lors de l'ouverture du transistor M _] _ ou M2, si le courant dans l'élément inductif L est positif, respectivement négatif, il force le passage en inverse dans le transistor M _] _, respectivement M2. Pour un courant dans l'élément inductif L de n'importe quel signe lorsque le transistor Ml, respectivement M2, s'ouvre, le potentiel au noeud 25 varie et la présence des capacités parasites grille-drain Cgd et grille-source Cgs des transistors M fait qu'un courant circule non seulement à travers la capacité drain-source Cds, mais également au niveau de la grille de l'autre transistor M2, respectivement M _] _ par l'inter ^¬ médiaire de la capacité grille-drain Cgd. Le circuit 32, respectivement 3 _] _, est alors dans une phase de surveillance (son signal IN est à l'état haut et son signal DET est encore au niveau bas), ce qui place l'étage de sortie 314 dans un état de haute impédance (transistors P et N bloqués) . Le circuit 42, respectivement 4 _] _, peut alors détecter ce courant parasite qui renseigne sur l'ouverture du transistor M _] _, respectivement M2. La détection de ce courant par le circuit 42, respectivement 4 _] _, force le signal DETI2, respectivement DET2 _] _, vers l'état haut.

La détection de la variation de tension de grille ou du courant circulant dans la grille du transistor Ml, respectivement M2, correspond à une variation de la tension drain source de ce transistor Ml, respectivement M2, induite par l'ouverture de l'autre transistor.

Un mode de réalisation du circuit de détection 4 sera décrit par la suite en relation avec la figure 10. Pour l'instant, on se contente de noter que ce circuit détecte la présence d'un courant dans la grille du transistor M, alors que celui-ci est dans un état bloqué. On détecte soit une variation du courant sur la grille de ce transistor M, soit une variation de sa tension grille-source. Détecter une variation de courant sur la grille ou une variation de tension grille-source est sensiblement équivalent dans le cas où la grille est en haute impédance, en mode de surveillance.

Le sens du courant parasite lors de l'ouverture du transistor Ml, respectivement M2, dans les capacités parasites du transistor M2, respectivement M _] _, à l'état ouvert, dépend du sens de variation du potentiel 25 qui dépend du sens de circulation du courant dans l'élément inductif L (figure 1).

Les figures 4A et 4B reprennent, en partie, les éléments de la figure 3 pour illustrer le fonctionnement du circuit 32 à 1 ' ouverture du transistor M _] _ alors que le courant dans l'élément inductif est positif et circule donc du noeud 25 au noeud 26. La figure 4A illustre la polarisation des tran ^¬ sistors P2 et ¾ en fonctionnement normal. La figure 4B illustre la polarisation des transistors P2 et ¾ en mode surveillance.

Pour ce qui suit, on néglige les chutes de tension à l'état passant dans les différents transistors, y compris de ceux du détecteur 4 et du circuit logique 312.

En fonctionnement normal, dans l'exemple de la figure 4A où 1 ' on suppose que le transistor M2 est ouvert, les grilles respectives des transistors P2 et ¾ sont portées au potentiel positif V2+. Le transistor P2 est donc bloqué et le transistor ¾ est passant. A l'ouverture du transistor M _] _, un courant parasite négatif Igd2 circule à travers la capacité grille-drain Cgd2 du transistor M2 (du drain à la grille), le transistor ¾, la source de tension V2- pour atteindre le transistor M _] _ (non visible en figure 4A) et évacuer les charges parasites.

Quand le signal I¾ passe à l'état haut, le circuit 32 est placé en mode de surveillance, représenté par la figure 4B, tant que le signal DET fourni par le circuit 42 est à l'état bas. Dans ce mode de fonctionnement, le circuit 312 applique directement l'inverse du signal I¾ (donc un état bas) au transistor ¾ tandis qu'il maintient le niveau haut appliqué à la grille du transistor P2 jusqu'à la détection de commutation du transistor M _] _ marquant la fin de ce mode. Par conséquent, en mode de surveillance, les deux transistors ¾ et P2 constituant l'étage de sortie 3142 du circuit 32 sont bloqués, l'étage 3142 est en haute impédance. Au blocage du transistor M _] _, le courant parasite circule alors du drain à la source du transistor M2 par ses capacités grille-drain Cgd2 et grille-source Cgs2 ·

Dans le cas de la figure 4A, le passage du courant parasite négatif Igd2 n'a quasiment aucun impact sur l'allure de la tension de grille du transistor M2. Dans le cas de la figure 4B, le courant grille-drain négatif ne peut plus passer par le transistor N2 pour atteindre le potentiel V2- (sa diode parasite source-drain est polarisée en inverse) . Par conséquent, les capacités Cgs2 et Cgd2 forment un pont diviseur capacitif et la capacité grille-source se charge et augmente la valeur du potentiel de grille d'une quantité dépendant de l'amplitude de la variation du potentiel au noeud 25 et des valeurs des capacités Cgd2 et Cgs2 · En fait, à l'ouverture du transistor M _] _, on peut considérer, dans le cas d'un transistor à effet de champ M _] _ sans diode entre drain et source, que la variation de la tension de grille Vgs2 vaut dVgs2 = (Vth]_-Vgs]_) .Cgd2/ (Cgs2+Cgd2) , où Vth _] _ représente la tension de seuil du transistor M _] _ . Dans le cas d'un transistor M _] _ avec une diode en antiparallèle (interne ou non) , la variation de la tension de grille gs2 vaut dVgs2 = Vf]_ . Cgd2/ (Cgs2+Cgd2) , où Vf]_ représente la chute de tension aux bornes de la diode lors du passage du courant en inverse. On prévoit de détecter cette variation dVgs2 de la tension de grille du transistor M2 due au mode particulier de surveillance pour détecter l'ouverture du transistor M _] _ .

Le fait de placer l'étage de sortie 314 dans un état de haute impédance dans le mode de surveillance, c'est-à-dire dans lequel ses deux transistors sont bloqués, permet d'éviter l'utilisation de miroirs de courant dans cet étage de sortie. De tels miroirs de courants doivent classiquement être réalisés avec des transistors de dimensions importantes afin de limiter la résistance série qu'ils introduisent. La réalisation proposée évite cette contrainte. On gagne ainsi de la place et on accroît les performances de l'étage de sortie. Ce fonctionnement est similaire, côté circuit 3i à l'ouverture du transistor M2 alors que le courant dans l'élément inductif L est négatif circulant du noeud 26 au noeud 25.

Les figures 5A et 5B reprennent, en partie, les éléments de la figure 3 pour illustrer le fonctionnement du circuit 3 _] _ à l'ouverture du transistor M2 alors que le courant dans l'élément inductif est positif et circule du noeud 25 au noeud 26. La figure 5A illustre la polarisation des transistors P _] _ et _] _ en fonctionnement normal. La figure 5B illustre la polarisation des transistors P _] _ et _] _ en mode surveillance.

En fonctionnement normal, dans l'exemple de la figure 5A où l'on suppose que le transistor M _] _ est ouvert, les grilles respectives des transistors P _] _ et _] _ sont portées au potentiel positif V _] _+. Le transistor P _] _ est donc bloqué et le transistor ]_ est passant. A l'ouverture du transistor M2, un courant parasite Igd _] _ positif circule à travers la capacité grille-drain Cgd _] _ du transistor M _] _ (de la grille au drain) , le transistor N _] _, la source de tension V _] _- pour atteindre le transistor M2 et évacuer les charges parasites.

Quand le signal IN _] _ passe à l'état haut, le circuit 3 _] _ est placé en mode de surveillance, représenté par la figure 5B, tant que le signal DET fourni par le circuit 4 _] _ est à l'état bas. Dans ce mode de fonctionnement, le circuit 312 applique directement l'inverse du signal IN _] _ (donc un état bas) au transistor _] _ tandis qu'il maintient le niveau haut appliqué à la grille du transistor P _] _ jusqu'à la détection de commutation du transistor M2 marquant la fin de ce mode. Par conséquent, en mode de surveillance, les deux transistors _] _ et P _] _ constituant l'étage de sortie 314 _] _ du circuit 3 _] _ sont bloqués, l'étage 314 _] _ est en haute impédance. Lors du blocage du transistor M2, le courant parasite positif Igd _] _ induit passe alors par le transistor NI en conduction inverse et la grille au drain du transistor M _] _ par sa capacité grille-drain Cgd _] _ .

Dans le cas de la figure 5A, le passage du courant parasite positif Igd _] _ n'a quasiment aucun impact sur l'allure de la tension de grille du transistor M _] _ . Dans le cas de la figure 5B, le courant grille-drain positif ne passe plus par un transistor NI correctement fermé pour atteindre le noeud 25. Ce courant passe toujours en inverse par le transistor NI dont la tension grille-source est cette fois inférieure à sa tension seuil Vtt-2. La circulation de ce courant induit donc une variation négative dVgs _] _ de la tension de grille du transistor M _] _ égale à la chute de tension Vf aux bornes du composant NI conduisant le courant parasite Igd _] _ en inverse sous le seuil. On prévoit de détecter cette variation dVgs _] _ due au mode particulier de surveillance pour détecter l'ouverture du transistor M2.

Ce fonctionnement est similaire, côté circuit 32, à l'ouverture du transistor Mi alors que le courant dans l'élément inductif L est négatif circulant du noeud 26 au noeud 25.

Les figures 6A, 6B, 6C, 6D, 6E, 6F, 6G et 6H illustrent, sous forme de chronogrammes, un exemple de fonctionnement du circuit dans la configuration de la figure 4B, c' est-dire de détection de 1 ' ouverture du transistor Ml grâce au mode de surveillance. Les figures 6A à 6H représentent respectivement des exemples d'allures du courant II dans l'inductance L en supposant une circulation du courant du noeud 25 vers le noeud 26, du courant de drain 1^2 dans le transistor M2, du courant de drain I^Q _. dans le transistor M]_, du potentiel LX du noeud 25, des états des signaux I¾ et DETI2 où DETI2 désigne le signal de détection fourni par le circuit ^2 du circuit 32, de la tension grille-source Vgs2 du transistor M2, des états des signaux IN]_ et DET2 _] _ où DET2 _] _ désigne le signal de détection fourni par le circuit 4 _] _ du circuit 3 _] _, et de la tension grille-source Vgs _] _ du transistor M _] _ .

Par la suite, on se place dans le cas arbitraire où les transistors M _] _ et M2 sont des transistors à effet de champ de même technologie et sans diode interne parasite en antiparallèle. Les tensions V _] _+ et V _] _-, respectivement V2+ et V2-, sont assez éloignées de la tension de seuil Vth _] _, respectivement Vtt-2, de manière à ce que le transistor M _] _, respectivement M2, ait à la fois un bon état passant et bon état bloqué . On suppose un état initial (instant tgg) dans lequel le transistor M _] _ est passant et le transistor M2 bloqué. Un courant (positif) circule dans l'inductance L (figure 6A) . Le transistor M2 étant bloqué, son courant de drain 1^2 ^es t nul (figure 6B) ou à un niveau négligeable (faible par rapport au courant traversant le transistor à l'état passant). Un courant (négatif) circule dans le drain du transistor M _] _ à l'état passant (figure 6C) . La tension LX au noeud 25 est approxi ^¬ mativement nulle (figure 6D) . Le signal DETI2 (figure 6E) , fourni par le circuit 32, et indiquant l'état du transistor M _] _ est à l'état bas (V2-) . Le mode de surveillance est désactivé (signal I¾ à l'état bas (V2-) ) . La tension grille-source Vgs2 (figure 6F) du transistor M2 est à l'état bas V2-, inférieure à sa tension de seuil (Vtt-2) tandis que celle Vgs _] _ (figure 6H) du transistor Ml est à l'état haut V _] _+. Le signal IN _] _ est à l'état haut (figure 6H) et le signal DET2 _] _ est à l'état bas.

A un instant tg _] _, le circuit 5 provoque une commuta ^¬ tion du circuit 32 en mode surveillance en commutant le signal I 2 à l'état haut alors que le signal DETI2 à l'état bas. Cette commutation à l'instant tg _] _ est provoquée par le circuit 5, typiquement, avant le blocage du transistor M _] _ mais elle peut aussi avoir lieu au même instant ou après.

A un instant tg2, I ^e transistor M _] _ reçoit une commande d'ouverture par la commutation du signal IN _] _ à l'état bas (figure 6G) , provoquant une chute de sa tension grille-source

(figure 6H) jusqu'à atteindre le niveau V _] _-. Lorsque cette tension devient inférieure à sa tension seuil Vth _] _ (instant tg3) , le transistor M _] _ se bloque. Cela entraîne une chute de la tension LX vers une valeur négative Vgs _] _-Vth _] _ (conduction du courant en inverse sous le seuil du transistor M _] _ sans diode de roue libre) atteinte à un instant tgz _[ . Entre les instants tg3 et tg4, la variation du potentiel du noeud 25 fait croître la tension grille-source Vgs2 du transistor M2 par le courant parasite circulant dans sa capacité grille-source Cgs2 (voir la figure 4B) . On suppose que cette variation est détectée par le circuit 42 à un instant tg5, postérieur à l'instant tgz _[ . Le signal DETI2 passe alors à l'état haut. Cette information est reçue par le circuit logique 3122 du circuit 3 de commande du transistor M2 qui provoque l'arrêt du mode surveillance.

A partir cet instant, on est sûr que le transistor M _] _ est ouvert et le transistor M2 peut donc être fermé. Le circuit logique 3122 ferme alors le transistor P2 qui fait croître la tension grille-source du transistor M2 et provoque sa fermeture à un instant tgg (figure 6F) , où un courant de drain 1^2 apparaît tandis que celui du transistor M _] _ disparaît et que la tension LX commence à croître jusqu'à atteindre approximati ^¬ vement le potentiel V^.

A un instant t^', dépendant de la constitution du circuit 42, et quelconque pourvu qu'il soit postérieur à l'instant tg5 et antérieur au basculement du signal I¾ vers l'état bas (non visible aux figures) le signal DETI2 bascule de nouveau vers l'état bas.

Les figures 7A, 7B, 7C, 7D, 7E, 7F, 7G et 7H reprennent les signaux des figures 6A à 6H et illustrent un exemple de fonctionnement du circuit dans la configuration de la figure 5B. Comme pour les figures 6A à 6H, on suppose que le courant II dans l'inductance L est positif et circule du noeud 25 vers le noeud 26.

On suppose un état initial (instant t7 _Q ) correspondant à l'état final des figures 6A à 6H.

A un instant ^ηι, le circuit 5 provoque une commutation du circuit 3 _] _ en mode surveillance en commutant le signal IN _] _ à l'état haut alors que le signal DET2 _] _ est à l'état bas. Cette commutation à l'instant t^i est provoquée par le circuit 5, typiquement, avant le blocage du transistor M2 mais elle peut aussi avoir lieu au même instant ou après.

La commande d'ouverture du transistor M2 à l'instant t72 (commutation à l'état bas du signal I¾) provoque une chute de sa tension grille-source (figure 7F) jusqu'au niveau V2-. Lorsque cette tension grille-source Vgs2 devient inférieure à sa tension seuil Vth2 (instant t^^) , le transistor M2 se bloque. Cela entraîne l'annulation du courant 1^2 dans le drain du transistor M2, la conduction du courant en inverse par le transistor M _] _ et une chute de la tension LX vers la valeur négative Vgs _] _-Vth _] _ qu'elle atteint à un instant ίη ^ . Entre les instants et ίη^ , la variation du potentiel du noeud 25 fait décroître la tension grille-source Vgs _] _ du transistor M _] _ par le courant parasite circulant dans sa capacité grille-source Cgs _] _ (voir la figure 5B) et dans l'étage de sortie 314 _] _ du circuit 3 _] _. On suppose que cette variation est détectée par le circuit 4 _] _, à un instant ίη$ , faisant passer le signal DET2 _] _ à l'état haut. Cette information est reçue par le circuit logique 312 _] _ du circuit 3 _] _ de commande du transistor M _] _ qui provoque immédia ^¬ tement l'arrêt du mode surveillance.

A partir de cet instant, on est sûr que le transistor M2 est ouvert et que le transistor M _] _ peut donc être fermé. Le circuit logique 312 _] _ ferme alors le transistor P _] _ qui fait croître la tension grille-source du transistor M _] _ et provoque sa fermeture à un instant ίη ^ (figure 7H) , où la tension LX commence à croître jusqu'à tendre vers une valeur faible, correspondant au produit de la résistance drain-source à l'état passant du transistor par le courant qui le traverse. Pour simplifier, cette valeur est négligée et la figure 7H montre une annulation de la tension LX.

A un instant ίη^ ¹ , postérieur à l'instant ίη$ , le signal DET2 _] _ bascule de nouveau vers l'état bas.

Les figures 8A, 8B, 8C, 8D, 8E, 8F, 8G et 8H sont des chronogrammes à rapprocher des figures 7A à 7H et illustrent la détection, par le circuit 3 _] _, de l'ouverture du transistor M2 alors que le courant dans l'inductance L est négatif circulant du noeud 26 au noeud 25. Le fonctionnement se déduit de celui illustré par les figures 7A à 7H en considérant un courant II négatif. Les instants ont été référencés tgQ, tgi, tg2, tg3, t84' tg5, t ₈₅ ' et t ₈₆ .

Les figures 9A, 9B, 9C, 9D, 9E, 9F, 9G et 9H sont des chronogrammes à rapprocher des figures 6A à 6H et illustrent la détection, par le circuit 32, de l'ouverture du transistor M _] _ alors que le courant dans l'inductance L est négatif circulant du noeud 26 au noeud 25. Le fonctionnement se déduit de celui illustré par les figures 6A à 6G en considérant un courant II négatif. Les instants ont été référencés tgg, tg]_, tg2, tg3, tg/ _[ , tg , tg * et tgg.

La figure 10 représente un exemple de réalisation d'un circuit 4 _] _ de détection du courant grille-drain dans le transistor M _] _ . La figure 10 prend l'exemple du circuit 4 _] _ affecté au transistor M _] _ mais le montage pour le transistor M2 est similaire, seules les connexions des entrées/sorties changent .

Le circuit 4 se compose d'un détecteur 42 de courant Igd positif, d'un détecteur 44 de courant Igd négatif.

Le circuit 42 comporte deux transistors MOS à canal N, N3 et N4, dont les grilles sont interconnectées. Le transistor N3 est relié, par son drain, à la borne 36 _] _ d'application du potentiel V _] _+ par une source de courant 421 et, par sa source, directement à la borne 38 _] _. Le transistor N4 est relié, côté drain, à la borne 36 _] _ par une résistance 422 et, côté source, directement à la borne 32. Un élément capacitif Cl relie grille et source du transistor N3 dont les grille et drain sont interconnectées. Le point milieu entre le transistor N4 et la résistance 422 fournit un signal DET2 _] _ _n indicateur de la commutation du transistor M2 pour un courant II négatif.

Lorsque le transistor M2 s'ouvre, le courant Igd _] _ circule par la diode parasite du transistor _] _ (voir la figure

5B) . Le potentiel de la borne 32, donc de la source du transistor N4 décroît tandis que sa grille reste à un même potentiel sous l'effet de la capacité Cl. La tension grille- source du transistor N4 se met donc à croître en même temps que la tension grille-source du transistor M _] _ décroît. Le déséquilibre engendré au niveau du miroir de courant fait croître le courant dans la branche du transistor N4 qui n'est plus limité par la valeur fixée par la source de courant 421. Cela provoque alors une commutation du drain du transistor N4 qui commute d'un niveau approximativement égal à V _] _+ vers un niveau approximativement égal à V _] _- (équivalent de la commuta ^¬ tion de l'instant à la figure 7G) .

Le circuit 44 de détection d'un courant Igd négatif fonctionne selon le même principe et comporte deux transistors N5 et N6 montés en miroir de courant, le drain du transistor N5 étant relié par une source de courant à la borne 36 _] _. Sa source est reliée à la borne 32. Côté transistor N6, son drain est relié par une résistance 422 à la borne 36 _] _ et sa source est reliée directement à la borne 38. Les grilles des transistors N5 et N6 sont interconnectées au drain du transistor N5 et reliées, par un élément capacitif C2 à la borne 32. Le point milieu entre la résistance 422 et le transistor N6 fournit un signal DET2 _] _p indicateur de la commutation du transistor M2 lorsque le courant IL est positif (instant tg5, figure 8G) .

Dans un montage du type de celui de la figure 1, on peut se contenter d'un détecteur 42 côté transistor M2 et d'un détecteur 44 côté transistor M _] _ dans la mesure où le sens de circulation des courants est connu.

La figure 11 représente un exemple d'architecture générale détaillant la figure 1. Un circuit 4 est affecté à chaque transistor M _] _ et M2. Les deux circuits 4 de la figure 11 peuvent être différents l'un de l'autre et fournir des signaux DETI2 et DET2]_ basés soit sur un détecteur de courant parasite négatif 44 (figure 10) , soit sur un détecteur de courant positif 42 (figure 10) . Toutefois, les deux circuits 4 de la figure 11 peuvent aussi être semblables et être basés sur un détecteur de courant parasite positif et négatif 42 et 44 (figure 10) travaillant en parallèle.

Aux figures précédentes, on a référencé les tensions V _] _+ et V _] _- différemment des tensions V2+ et V2-. Les tensions V+ et V- de chaque circuit pourront toutefois être identiques.

Un avantage des modes de réalisation décrits est qu'il est désormais possible de raccourcir le temps mort entre les commutations des transistors de découpage d'un convertisseur de puissance. Un autre avantage est que le circuit est autonome et ne requiert aucun signal de commande externe. De plus, il ne requiert aucun composant haute tension ni dispositif d'isolation supplémentaire. Ce mode de réalisation est facilement utilisable avec les architectures classiques de circuits de commande utilisant une technologie à base de transistors à effet de champ et est compatible avec tout transistor de découpage à effet de champ .

Un avantage des réalisations décrites est que chaque circuit de commande est autonome en ce sens que les deux circuits de commandes respectivement associés à chaque transistor Ml, M2 n'ont pas besoin de communiquer entre eux.

Divers modes de réalisation ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, la mise en oeuvre pratique du circuit de commande de convertisseur décrit ci-dessus est à la portée de l'homme du métier à partir des indications fonctionnelles données. En particulier, toute réalisation pratique d'un interrupteur associé au circuit de commande proposé pour détecter une variation de tension entre les bornes haute tension (drain et source) du transistor M au niveau de sa grille dans un domaine basse tension grâce au mode particulier de surveillance et aux détecteurs de courant parasite se déduit de la description fonctionnelle du circuit 3 couplé au transistor M. De plus, bien que l'on ait décrit une réalisation d'étage de sortie 314 du circuit de commande combinant des transistors à canal 0 et à canal N, cet étage de sortie pourra être réalisé avec deux transistors à canal P ou deux transistors à canal N. Par ailleurs, la réalisation de la combinaison logique des signaux IN et DET avec des portes logiques usuelles se déduit de la description fonctionnelle des états souhaités en sortie des circuits 312 et peut donc varier par rapport à l'exemple de la figure 3. De plus, le choix des niveaux de tension et des valeurs à donner aux composants dépend de l'application. De même, le choix des technologies des transistors à découpage et des transistors du circuit de commande dépend de l'application.