Steuereinheit

Die Erfindung betrifft eine Steuereinheit zur Erzeugung von mit einem ihr eingegebenen kontinuierlichen Taktsignal synchronen Steuersignalen für eine synchron mit dem Taktsignal zu steuernde Einrichtung. Diese Steuereinheit ist insbesondere zur Steuerung eines synchronen Parallel-Serienwandlers in der Sende-Interfaceschaltung sehr schneller DDR-DRΔM-Speicher der zukünftigen Speichergeneration anwendbar .

Bei bisherigen DDR-DRAM-Halbleiterspeichern wurden den einzelnen Halbleiterspeicherbausteinen die Daten-, Adress- und Steuersignale sowie Taktsignale j eweils über getrennte Busleitungssysteme zugeführt .

Bedingt durch die beträchtlich höheren Übertragungsgeschwindigkeiten (bis zu 7 , 2 Gbit/s pro Pin) werden bei den derzeit in Entwicklung befindlichen DDR-DRAM-Speichern der. folgenden ■ Generation (z .B . DDR4 bzw. NMT (New Memory Technology) j Datensignale sowie Adress- und Steuersignale und auch die Taktsignale über differentielle Signalleitungen übertragen . Aus diesem Grunde würde sich bei der herkömmlichen Architektur der Speichersende- und -empfangsSchnittstellen die Pinzahl für diese Signale wenigstens verdoppeln. Eine derart erhöhte Pinanzahl ist jedoch weder bei den einzelnen Speicherbausteinen (Chips) noch bei den diese tragenden Speichermodulen erwünscht oder möglich. ^{■ •} . _ ^{■ ' ■}

Zur Reduzierung der Pinzahl und, da -die Übertragung der Daten-, Adress- und Steuersignale unidirektional erfolgt, werden neue Sende- und Empfangsschnittstellenschaltungen entwickelt, die _. die zu übertragenden Daten-, Steuer- und - Adresssignale innerhalb eines Rahmens (Signalframe) , das . ^■ heißt j eweils übereinstimmend mit einem Sende- und Empfangs- protokoll synchron zu dem gleichfalls anliegenden Taktsignal

unter Einhaltung sehr strikter zeitlicher Bedingungen senden bzw . empfangen . Selbstverständlich werden diese Signale ebenfalls differentiell übertragen, wobei das Taktsignal separat übertragen wird. Derartige protokollorientierte Sende- und Empfangsschnittstellenschaltungen erfordern schnelle und taktsynchrone Codier- und Decodierlogiken im Sende- und Empfangsabschnitt des Speicherinterfaces , sowie im Empf angsab- schnitt Daten- und Taktaufbereitung.

Um die aus den Speicherarrays ausgelesenen und zu sendenden Datenbits in einen mit dem Protokoll übereinstimmenden Datenstrom zu vereinigen, bedarf es im Sendeteil der Speicherschnittstelle einer Parallel-Serienwandlung, die die aus den Speicherarrays zu mehreren Bit parallel ausgelesenen Daten synchron zum Taktsignal in einen seriellen Ein-Bit- Datensignalstrom umwandelt .

Ein prinzipieller Aufbau und die Funktion eines derartigen beispielhaften synchronen Parallel-Serienwandlers wird nach- stehend anhand der beiliegenden Fig . 1 bis 4 erläutert . Der in . Fig. 1 schematisch in Form eines Funktionsblockschaltbilds dargestellte synchrone Parallel-Serienwandler 1 weist ein erstes (4 : 1) Schieberegister SR_od und ein zweites ( 4 : 1) Schieberegister SR_ev und eine (2 : 1) Verschmelzungseinheit N auf . Ein zunächst acht Bit „umfassender ^' Datenstrom kommt aufgeteilt in einen die - ungeradzahligen vier Bit umfassenden Datenstrom Dl_od .und einen die geradzahligen vier Bit umfassenden Datenstrom Dl_ev j eweils am ersten Schieberegister SR_od und am zweiten Schieberegister SR_ev an . Gleichfalls liegt den Einheiten des synchronen Parallel-Serienwandlers 1 ein von einem in Fig . 1 nicht gezeigten Systemtakt sys_clk abgeleiteter Haibratentakt clk_hr__i an . Der Systemtakt sys_clk hat die - doppelte Taktfrequenz wie der Haibratentakt clk_hr_i , ist j edoch im Rahmen des hier Beschriebenen nur fiktiv . In dem ersten Schieberegister SR_od wird abhängig von einem Ladesignal odload_o der ungeradzahlige parallele 4-Bit- . Teil Dl_od der ankommenden Daten synchron zur Rück- (oder Vor-

der-) -Flanke des Halbratentaktsignals clk_hr_i in einen seriellen Halbratendatenstrom D2_od, das die ungeradzahligen Bits des Eingahgsdatensignals umfasst, umgesetzt . Außerdem wird in dem zweiten Schieberegister SR_ev der geradzahlige Anteil Dl_ev des parallelen 4-Bit-Datensignals mit dem zweiten Ladesignal evload_o übernommen und synchron mit der Vorder- (oder Rück-) -Flanke des Halbratentaktsignals clk_hr_i in einen seriellen Halbratendatenstrom D2_ev umgewandelt . Die beiden seriellen aus den beiden Schieberegistern SR_od und SR_ev ausgegebenen Halbratendatenströme D2__od und D2_ev werden in der Verschmelzungseinheit M synchron j eweils mit der Taktrück- und -Vorderflanke in einen seriellen 1-Bit- Ausgangsdatenstrom D3 ( 1/1 ) umgewandelt , der dieselbe Dar.en- rate hat wie der Systemtakt sys_clk von dem der Haibratentakt clk__hr_i synchron mit halber Takt rate z . B . durch eine PLL-- .- .. Schaltung abgeleitet ist . Zu erwähnen ist noch, dass in Fig . 1 ein Invertierglied INV gestrichelt dargestellt ist , welches optional eingesetzt werden kann, wodurch erreicht werden kann, dass der Schaltungsaufbau des ersten und zweiten Schie— beregisters SR_od und SR_ev j eweils gleich ist . Bemerkenswert ist ferner, dass das Halbratentaktsignal clk_hr_i, obwohl dies in Fig . 1 nicht dargestellt ist, als differentielles Taktsignal anliegen und auch mit MOS-Pegel zugeführt werden kann . Wenn das Taktsignal clk_hr_i diff erentiell zugeführt wird, entfällt das Invertierglied INV, weil statt des Invertierglieds INV positive und negative Phase vertauscht werden • können . Selbstverständlich sind die Bitzahlen ( 8 bit, 4 bit ) nur beispielhaft .

Die eben beschriebene Funktion des ^' in Fig. 1 dargestellten synchronen Parallel-Serienwandlers 1 ist in den Impüls- Zeitdiagrammen in den Fig. 2 bis ^' 4 graphisch verdeutlich.

Um bei den hohen Taktfrequenzen ( für den Haibratentakt clk_hr_i z . B . 2 GHz) eine stabile Datenübernahme in das erste und zweite Schieberegister SR_od und SR_ev j eweils durch das Ladesignal odload_o und evload_o unter gleichzeitiger mi-

nimaler Latenzzeit in dem synchronen Parallel-Seriellwandler sicherzustellen, ist eine mit dem Haibratentaktsignal clk_hr_i synchrone und über die Zeitdauer zwischen zwei Datenwechseln zeitlich j ustierbare Erzeugung der beiden Lade- signale odload_o und evload_o gefordert .

Aufgabe dieser Erfindung ist es deshalb, eine Steuereinheit der eingangs genannten Art zu ermöglichen, die die obige Forderung erfüllen und die zur synchronen Parallel-Serien- Wandlung der zuvor geschilderten Datensignale notwendigen Steuersignale erzeugen kann .

Diese Aufgabe wird anspruchs gemäß gelöst .

Gemäß einem grundlegenden Aspekt ist eine die obige Aufgabe. .- .■ lösende erfindungsgemäße Steuereinheit zur Erzeugung von mit einem ihr ^" eingegebenen kontinuierlichen Taktsignal synchronen Steuersignalen für eine synchron mit dem Taktsignal zu steuernde Einrichtung, dadurch gekennzeichnet , dass die Steuer- einheit aufweist : Registermittel zur Registrierung wenigstens eines mehrere Bitstellen umfassenden Einstellsignals , Zählmittel zur Zählung von Flanken des Taktsignals in Abhängigkeit von einem oder mehreren in den Registermitteln j eweils registrierten Einstellsignalen, und Synchronisations- und Ausgabemittel zur Synchronisation eines von den Zählmitteln gezählten Werts mit dem Taktsignal und dem registrierten Einstellsignal und Ausgabe von wenigstens einem der Steuersignale, wobei die Registermittel, die Zählmittel und die Synchronisations- und Ausgabemittel so gestaltet und miteinander verbunden sind, dass das oder die ausgegebene (n) Steuersignal (e) in Abhängigkeit vom j eweils registrierten Einstellsignal ¹ eine von mehreren zeitlichen Positionen mit einer j eweiligen Phasendifferenz eines ganzzahligen Vielfachen eines halben Taktzyklus synchron zur Vorder- oder Rückflanke des Taktsignals einnimmt (einnehmen) .

Gemäß einem bevorzugten ersten Ausführungsbeispiel ist die erfindungsgemäße Steuereinheit dadurch gekennzeichnet, dass die Registermittel zur Registrierung wenigstens eines ersten n (n ≥ 2) Bitstellen umfassenden Einstellsignals eingerichtet sind, die Zählmittel mit der Vorder- (Rück-) -Flanke des Taktsignals und/oder mit der Rück- (Vorder-) -Flanke des Taktsignals getriggert werden und durch den j eweiligen Wert wenigstens des ersten in den Registermitteln registrierten Einstellsignal so eingestellt werden, dass die Synchronisations- und Ausgabemittel ein erstes Steuersignal mit einem ersten Steuersignalanteil und einem zweiten Steuersignalanteil, der gegenüber dem ersten Steuersignalanteil eine feste Phasendifferenz von einem halben Taktzyklus hat und beide Steuersi.g- nalanteile mit einer Periodizität eines ganzzahligen Vielfa- chen des Taktzyklus und dem Tastverhältnis 1 : 4 ausgeben, so dass sie zusammen wenigstens n ² unterschiedliche zeitliche Positionen synchron zum Taktsignal einnehmen können . Bei diesem Ausführungsbeispiel kann n gleich 2 sein, die Periodizität des ersten Steuersignals vier Taktzyklen und die Phasen- differenz zwischen vier aufeinander folgenden zeitlich unterschiedlichen Positionsschritten desselben jeweils einen Taktzyklus betragen.

Gemäß einem bevorzugten zweiten Ausführungsbeispiel ist d±e erfindungsgemäße Steuereinheit dadurch gekennzeichnet, dass n = 3 ist, die Periodizität des ersten Steuersignals vier Taktzyklen und die Phasendifferenz zwischen seinen acht zeit- . lieh unterschiedlichen Positionen j eweils einen halben Taktzyklus beträgt, und dass die Synchronisations- und Ausgabe- mittel zusätzlich zur Erzeugung und Ausgabe eines statischen • Steuersignals eingerichtet, sind,- welches, abhängig von einem registrierten Wert des ersten Einstellsignals, eine Informa- ^• tion angibt, ob die von der Steuereinheit zu steuernde und dazu das statische Steuersignal und den ersten und zweiten Steuersignalanteil des ersten Steuersignals empfangende Einrichtung mit der Vorder- oder Rückflanke des Taktsignals zu synchronisieren ist .

Noch mehr bevorzugt ist eine erfindungsgemäße Steuereinheit, die dadurch gekennzeichnet ist, dass die Registermittel zur Registrierung eines zweiten zwei Bitstellen umfassenden Ein- stellsignals eingerichtet sind, dass n = 2 ist und die Perio- dizität des ersten Steuersignals vier Taktzyklen beträgt , wobei abhängig von dem registrierten, ersten und zweiten Einstellsignal die Zählmittel so eingestellt, werden, dass die Synchronisations- und Ausgabemittel ein zweites Steuersignal mit einer Periodizität von vier Taktzyklen, dem Tastverhältnis 1 : 2 und in 3 sich zeitlich j eweils um einen Taktzyklus unterscheidenden Positionen und das erste Steuersignal so ausgeben, dass die Phasendifferenz zwischen vier aufeinander folgenden Positionsschritten desselben j eweils eine, eine, zwei, und zwei Taktsignalperioden beträgt .

Noch mehr bevorzugt ist ein viertes Ausführungsbeispiel der erfindungsgemäßen Steuereinheit, welches dadurch gekennzeichnet, dass die Registermittel zur Registrierung eines zweiten drei Bitstellen umfassenden Einstellsignals eingerichtet sind, dass n = 3 ist und die Periodizität des ersten Steuersignals vier Taktzyklen beträgt, wobei abhängig von dem registrierten ersten und zweiten Einstellsignal die Zählmittel so eingestellt werden, dass die Synchronisations- und Ausga- bemittel ein zweites Steuersignal mit einer Periodizität von vier Taktzyklen, dem Tastverhältnis 1 : 2 und in drei sich zeitlich j eweils um einen halben Taktzyklus unterscheidenden Positionen ausgeben .

Eine einem fünften Ausführungsbeispiel entsprechende Steuereinheit ist gemäß der Erfindung dadurch gekennzeichnet, dass die Registermittel zur Registrierung eines zweiten zwei- Bitstellen umfassenden Einstellsignals eingerichtet sind, dass n = 2 ist und die .Periodizität des ersten Steuersignals vier Taktzyklen beträgt, und die Steuereinheit außerdem ein vom

Taktsignal abgeleitetes und mit diesem synchrones kontinuierliches Schreibsignal mit einer Periodizität von vier Taktzyk-

len sowie ein asynchrones Rücksetzsignal empfängt, wobei die Zählmittel abhängig von dem registrierten ersten und zweiten Einstellsignal so eingestellt werden, dass die Synchronisati- ons- und Ausgabemittel das erste Steuersignal so , dass die Phasendifferenz zwischen vier zeitlich unterschiedlichen Positionen desselben j eweils eine Taktperiode beträgt und ein zweites Steuersignal mit einer Periodizität von vier Taktzyk- l ^' en, dem Tastverhältnis 1 : 2 und in vier sich zeitlich j eweils um eine Taktperiode unterscheidenden Positionen und um eine j eweils bestimmte Anzahl von Taktzyklen gegenüber dem Schreibsignal verzögert , sowie ein mit dem Taktsignal synchronisiertes Rücksetzsignal so ausgeben, dass seine Rück- (Vorder-) -Flanke zeitlich mit dem asynchronen Rücksetzsignal zusammenfällt und seine Vorder- (Rück-) -Flanke wenigstens eine halbe Taktperiode vor der Vorderflanke des zweiten Steuersig-- nals liegt .

Gemäß einem sechsten Ausführungsbeispiel ist eine erfindungsgemäße Steuereinheit dadurch gekennzeichnet, dass die Regi.s- termittel zur Registrierung eines zweiten drei Bitstellen ¹ , umfassenden Einstellsignals eingerichtet sind, die Bitzahl des ersten Einstellsignal n = 3 ist und die Periodizität des ers- ten Steuersignals vier Taktzyklen beträgt und- die Phasendifferenz zwischen den acht unterschiedlichen Zeitpositionen des ersten Steuersignals j eweils einen halben Taktzyklus beträgt, und die Steuereinheit außerdem ein vom Taktsignal abgeleitetes und mit diesem synchrones kontinuierliches Schreibsignal mit einer Periodizität von vier Taktzyklen sowie ein asynchrones Rücksetzsignal empfängt, wobei die Zählmittel abhän- ^■ gig von dem registrierten ersten und zweiten Einstellsignal so eingestellt werden, dass die Synchronisations- und Ausgabemittel ein zweites Steuersignal mit einer Periodizität von vier Taktzyklen, dem Tastverhältnis 1 : 2 und, bezogen auf die Phase des Schreibsignals, in acht unterschiedlichen sich um jeweils einen halben Taktzyklus unterscheidenden Zeitpositionen, ein mit dem Taktsignal synchronisiertes Rücksetzsignal, dessen Rück- (Vorder-) -Flanke zeitlich mit dem asynchro-

nen Rücksetzsignal zusammenfällt und dessen Vorder- (Rück- ) - Flanke wenigstens eine halbe Taktperiode vor der Vorderflanke des zweiten Steuersignals liegt sowie ein statisches Steuersignal ausgeben, welches abhängig von einem registrierten Wert des ersten Einstellsignals eine Information angibt , ob die von der Steuereinheit zu steuernde und dazu das statische Störsignal und das erste und zweite Steuersignal empfangende Einrichtung mit der Vorder- oder Rückflanke des Taktsignals zu synchronisieren ist .

Bei den verschiedenen erfindungsgemäßen Ausführungsbeispielen registrieren die Registermittel das oder die Einstellsig- • nal (e) synchron mit dem Taktsignal und zwar zweckmäßig einmal beim Hochfahren der gesamten Einrichtung .

Bevorzugt wird eine erfindungsgemäße Steuereinheit, die mit einem der vorangehenden Ausführungsbeispiele übereinstimmt, zur Steuerung eines eingangs anhand der Fig . 1 bis 4 beschriebenen synchronen Parallel/Serienwandlers eingesetzt, der ein paralleles Eingangssignal in eine serielle 1-Bit— Ausgangssignalfolge synchron zum Taktsignal wandelt .

Im Ergebnis erzeugt eine besonders für die synchrone Steuerung eines Parallel/Serienwandlers, der in einem Sendeab- schnitt ^' einer Interfaceschaltung eines DDR-DRAM-

Halbleiterspeicherbausteins der kommenden Speichergeneration für die Parallel-Serienwandlung von Datensignalen vorgesehen ist, geeignete Steuereinheit gemäß der Erfindung Steuersignale, die mit einem ihr eingegebenen kontinuierlichen Taktsig- nal synchron sind und weist auf : Registermittel zur Registrierung wenigstens eines mehrere Bitstellen umfassenden Einstellsignals, Zählmittel zur Zählung von Flanken des Tanksignals in Abhängigkeit von einem oder mehreren in den Registermitteln jeweils registrierten Einstellsignal (en) , und Syn- chronisations- und Ausgabemittel zur Synchronisation eines von den Zählmitteln gezählten Werts mit dem Taktsignal und dem registrierten Einstellsignal und Ausgabe von wenigstens

einem der Steuersignale, wobei die Registermittel , die Zählmittel und die Synchronisations- und Ausgabemittel so gestaltet und miteinander verbunden sind, dass das oder die ausge ^¬ gebene (n) Steuersignal (e) in Abhängigkeit vom j eweils regist- rierten Einstellsignal eine von mehreren zeitlichen Positionen mit einer j eweiligen Phasendifferenz von. einem ganzzahligen Vielfachen eines halben Taktzyklus synchron zur Vorderoder Rückflanke des _. Taktsignals einnimmt (einnehmen) . Die besonderen Vorteile dieser Steuereinheit liegen darin, dass die von ihr erzeugten taktsynchronen Steuersignale durch die j eweils registrierten Einstellsignale wählbar/programmierbar an einer von mehreren zeitlichen Positionen innerhalb einer gegebenen Zeitperiode und zwar synchron zur Vorder- oder zur Rückflanke des Taktsignals erzeugt werden können .

Die obigen und weitere vorteilhafte Merkmale einer erfindungsgemäßen Steuereinheit werden in der nachfolgenden Beschreibung mehrerer Ausführungsbeispiele, die auf die bevor- • zugte Anwendung der Steuereinheit bei einem synchronen Paral- lel-Serienwandler bezogen sind, anhand der Zeichnung näher erläutert . Die Zeichnungsfigüren zeigen im Einzelnen:

Fig . 1 das eingangs bereits erläuterte Funktionsblockschaltbild einer Grundform eines syn- chronen Parallel-Serienwandlers ;

Fig. 2 - 4. Signalzeitdiagramme zur Erläuterung der Funktion des in Fig . 1 dargestellten synchronen Parallel-Serienwandlers (eingangs bereits er- läutert) ;

Fig. ^' 5 • ein Funktionsblockdiagramm eines ersten Ausführungsbeispiels einer erfindungsgemäßen Steuereinheit;

Fig. 6A - 6D Signalzeitdiagramme zur Erläuterung der Funktionsweise des ersten Ausführungsbeispiels der erfindungsgemäßen Steuereinheit;

Fig. 7 ein Funktionsblockdiagramm eines gegenüber dem in Fig . 1 gezeigten funktionell erweiterten synchronen Parallel-Serienwandlers ;

Fig. 8A ein Funktionsblockdiagramm eines zweiten Aus- führungsbeispiels einer erfindungsgemäßen

Steuereinheit, das bei dem in Fig. 7 gezeigten synchronen Parallel-Serienwandler einsetzbar ist;

Fig. 8B tabellarisch ein aus einem der in Fig . 8A -. _: . dargestellten Steuereinheit anliegenden ersten Einstellsignal resultierendes Steuersignal und dessen Auswirkung auf die Phase zwischen dem Taktsignal ^' und dem effektiven Ab- tasttakt in einem der Schieberegister des in

Fig . 7 dargestellten synchronen Parallel- Serienwandlers ;

Fig . 9A - 9H Signalzeitdiagramme zur Erläuterung der Funk- ^' tion der in Fig. 8A dargestellten Steuereinheit und des in Fig . 7 dargestellten synchronen Parallel-Serienwandlers ;

Fig. 10 ein Funktionsblockdiagramm eines gegenüber dem in Fig. 1 dargestellten funktionell erweiterten synchronen Parallel-Serienwandlers ;

Fig. IIA ein Funktionsblockdiagramm eines dritten Ausführungsbeispiels einer erfindungsgemäßen Steuereinheit, die zur Steuerung des in Fig.

10 dargestellten synchronen Parallel-Serienwandlers einsetzbar ist;

Fig . IIB tabellarisch das Ergebnis der Synchronisation eines ersten Einstellsignals mit einem zweiten Einstellsignal ;

Fig. 12A - 12G Signalzeitdiagramme zur Erläuterung der Funktion der in Fig . IIA dargestellten Steuereinheit;

Fig. 13 ein Funktionsblockdiagramm eines gegenüber dem in Fig. 1 dargestellten funktionell erweiterten synchronen Parallel-Serienwandlers ;

Fig . 14A ^' ein Funktionsblockdiagramm eines vierten Aus- führungsbeispiels einer Steuereinheit zur ^■ Eαr- zeugung von Steuersignalen insbesondere zur Steuerung des in Fig. 13 dargestellten synchronen Parallel-Serienwandlers;

Fig. 14-B tabellarisch das Resultat der Synchronisation eines ersten und zweiten binären Steuersignals durch die in Fig . 14A gezeigte Steuereinheit;

Fig. 15A - 15H ^' Signalzeitdiagramme zur Erläuterung der Funktion der in Fig. 14A dargestellten Steuereinheit sowie des in Fig. 13 dargestellten synchronen Parallel-Serienwandlers;

Fig. 16 . einen weiteren synchronen Parallel-Serien- wandler mit gegenüber dem in Fig . 1 gezeigten erweiterten Funktion;

Fig. 17 ein Funktionsblockdiagramm eines fünften Aus- führungsbeispiels einer erfindungsgemäßen

Steuereinheit, die Steuersignale insbesondere zur Anwendung bei dem in Fig. 16 dargestell-

ten synchronen Parallel-Serienwandler erzeugt;

Fig. 18A - 18C Signalzeitdiagramme zur Erläuterung der Funk- tion der in Fig . 17 dargestellten Steuereinheit und des in Fig . 16 dargestellten synchronen Parallel-Serienwandlers ;

Fig. 19 ein Funktionsblockdiagramm eines in seiner Funktion gegenüber dem in Fig . 1 gezeigten erweiterten synchronen .Parallel-Serienwand- lers ;

Fig. 20 ein Funktionsblockdiagraitim eines sechsten - Ausführungsbeispiels einer erfindungsgemäßen

Steuereinheit zur Erzeugung von Steuersignalen, die insbesondere zur Steuerung des in ^• Fig. 19 gezeigten synchronen Parallel-S.erien- wandlers anwendbar sind, und

Fig. 21A - ΪΪC Signalzeitdiagramme zur Erläuterung der Funktion der in Fig. 20 dargestellten Steuereinheit und des in Fig. 19 dargestellten synchronen Parallel-Serienwandlers .

Nachstehend werden mehrere bevorzugte Ausführungsbeispiele einer erfindungsgemäßen Steuereinheit zusammen mit ihrer j eweiligen Anwendung zur Erzeugung von ^' Steuersignalen für einen synchronen Parallel-Serienwandler beschrieben, dessen Grund- züge eingangs anhand der Fig. 1 bis 4. erläutert wurden . Wie dort - bereits erwähnt, werden dem ersten Schieberegister SR_od und dem zweiten Schieberegister SR-ev j eweils Lade.- - oder Abtastsignale odload_o und evload_o zugeführt . Es wurde auch bereits erwähnt, . dass es für einen Kompromiss zwischen der Latenzzeit der Datenbits und ihrer sicheren Übernahme in die Schieberegister erforderlich ist, dass die zeitliche Position der Abtastsignale odload_o, evload_o in einem bestimmten

Zeitrahmen wählbar eingestellt werden kann. Diese Aufgabe erfüllt das in Fig . 5 dargestellte erste Ausführungsbeispiel einer erfindungsgemäßen Steuereinheit SE . Die Steuereinheit SE empfängt gemäß Fig . 5 das Taktsignal clk_hr_i . Das Signal- 5 kürzel hr bedeutet Halbrate, d . h . dass dieses Taktsignal auf einen mit doppelter Frequenz schwingenden Grund- oder Systemtakt bezogen ist . Es ist zu bemerken, dass der Grund- oder Systemtakt (sys_clk) nicht zwischen den einzelnen Komponenten des Systems übertragen werden muss . Ferner empfängt die Steu-

10 ereinheit SE der Fig. 5 ein Rücksetzsignal reset_n_i, dessen Funktion später erläutert wird. ^' Weiterhin wird der Steuereinheit SE ein Einstellsignal (erstes Einstellsignal) st_load_i, hier als zwei Bit-Signal, zugeführt . Die Steuereinheit SE

^{■ • ■} weist (nicht gezeigte) Registermittel zur Registrierung des

15 Einstellsignals, Zählmittel zur Zählung von Flanken des Takt- signals abhängig von dem in den Registermitteln registrierten • Einstellsignal sowie Synchronisations- und Ausgabemittel zur Synchronisation eines von den Zählmitteln gezählten Werts mit dem Taktsignal clk_hr_i und dem registrierten Einstellsignal

20 st_load_i und zur Ausgabe eines zwei Komponenten enthaltenden ersten Steuersignals evload_o und odlöad_o auf . Die nicht gezeigten Registermittel, Zählmittel und Synchronisations- und Ausgabemittel sind in der Steuereinheit SE so- eingerichtet und miteinander verbunden, dass das von ihr ausgegebene erste

25 Steuersignal in Abhängigkeit von dem registrierten Einstellsignal . st_load_i eine von mehreren zeitlichen Positionen mit einer jeweiligen Phasendifferenz eines ganzzahligen Vielfachen eines halben Taktzyklus synchron zur Vorder- oder Rückflanke des Taktsignals einnimmt .

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Bei dem in Fig. 5 dargestellten ersten Ausführungsbeispiel der erfindungsgemäßen Steuereinheit enthält das von ihr erzeugte erste Steuersignal evload_o, odload_o einen ersten und zweiten Steuersignalanteil, die zueinander eine feste Phasen-

35 differenz haben und die über zwei voneinander getrennte Steuersignalleitungen ausgegeben werden . Aufgrund des zwei Bitstellen umfassenden Einstellsignals st_load_i können die bei-

den Steuersignalanteile evload_o und odload_o des ersten Steuersignals vier zeitliche Positionen synchron zum Taktsignal clk__hr_i einnehmen, die j eweils um eine Taktsignalperiode (Taktzyklus) voneinander unterschieden sind. Die beiden Steu- ersignalanteile evload_o und odload_o haben zueinander eine unveränderliche Phasendifferenz von einem halben Taktzyklus . Somit führen der erste Steuersignalanteil evload_o und der zweite Steuersignalanteil odload_o in Verbindung mit dem in Fig. 1 gestrichelt eingezeichneten Invertierglied INV dazu, dass das erste und zweite Schieberegister SR__od und SR_ev des Parallel-Serienwandlers 1 die ihm anliegenden vier Datenbits Dl_od und Dl_ev j eweils mit derselben (z . B. Vorderflanke) Flanke des Taktsignals clk_hr_i und von dessen invertiertem Signal übernehmen. Dies hat den Vorteil, dass die Schaltungs- auslegung der beiden Schieberegister SR_od und SR_ev iden—;. tisch sein kann. Zu erwähnen ist, dass das Einstellsignal st_load_i in den Registermitteln der Steuereinheit SE synchron zu dem Taktsignal clk_hr__i registriert werden kann.

Die in den Fig. 6A - 6D gezeigten Signal-Zeitdiagramme zeigen die vier möglichen jeweils um einen Taktzyklus gegeneinander verschobenen zeitlichen Positionen der beiden Steuersignal- - , komponenten evload_o und odload_o des ersten Steuersignals in Abhängigkeit von dem j eweiligen binären Wert des ersten Ein- stellsignals st_load_i . Auf diese Weise lässt "sich durch die ■ Wahl der Phasenlage des ersten und zweiten Steuersignalanteils evload_o und odload_o ein Kompromiss zwischen einer sicheren Datenübernahme und einer möglichst geringen Latenzzeit der Datenbits in den beiden Schieberegistern SR_od und SR_ev des synchronen Parallel-Serienwandlers gemäß Fig. 1 erreichen . Die Wählbarkeit eines möglichst guten Kompromisses zwischen einer sicheren Datenübernahme und einer möglichst geringen Latenzzeit ist bei den äußerst hohen Übertragungsgeschwindigkeiten bzw. Taktfrequenzen zukünftiger DDR-DRAM- Generationen (DDR4 und folgende) sehr wichtig . Hier ist zu bemerken, dass das Invertierglied INV entbehrlich ist , wenn das Taktsignal clk hr i als differentielles Signal zugeführt

wird, so dass das erste Schieberegister sr_od den invertierten Anteil des differentiellen Taktsignals und das zweite Schieberegister den nicht invertierten Anteil desselben empfangen.

Das in Fig . 7 dargestellte Funktionsblockdiagramm zeigt einen funktionell gegenüber dem in Fig. 1 erweiterten synchronen Parallel-Serienwandler. Das erste und zweite Schieberegister SR_od und SR_ev sowie die Verschmelzungseinheit M erhalten ein zusätzliches statisches Steuersignal st_chgclk_o, das eine Information darüber angibt, ob die Vorder- oder Rückflanke des Taktsignals für die Übernahme der Datenbits im ersten und zweiten Schieberegister und für die Übernahme der von den, beiden Schieberegistern SR_od und SR_ev j eweils ausgegebenen seriellen Halbraten-Datenströme d2_od und d2_ev in der Ver- - ^•■ Schmelzungseinheit M zu verwenden ist .

Das als Funktionsblockschaltbild in Fig. 8A dargestellte zweite Ausführungsbeispiel der erfindungsgemäßen Steuerein- ^■ heit erzeugt zusätzlich zu dem ersten und zweiten Steuersig- nalanteil evload_o und odload_o . des ersten Steuersignals ^' , die ^' zur Datenabtastung bzw. -Übernahme im zweiten und ersten. Schieberegister SR_ev und SR_od verwendet werden, das zweite Steuersignal st_chgclk_o, das die zuvor erwähnten Funktion hat und zwar abhängig vom anliegenden Taktsignal clk_hr_i und dem in den Registermitteln der Steuereinheit SE ^' registrierten ersten Einstellsignal st_load_i, das bei diesem Ausführungs- - beispiel als Drei-Bitsignal zugeführt und registriert wird.

Fig. 8B zeigt tabellarisch den binären Wert des zweiten Steuersignals st_chgclk_o und die jeweils daraus resultierende Phasendifferenz zwischen dem Taktsignal clk_hr__i und dem effektiven Abtasttakt im zweiten Schieberegister SR_ev und in der Verschmelzungseinheit M.

Die Signalzeitdiagramme in den Fig. 9A - 9H zeigen, dass die acht zeitlichen Positionen (Phasenlagen) des zueinander mit

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einer festen Phasendifferenz von einem halben Taktzyklus erzeugten ersten und zweiten Steuersignalanteils evload_o und odload__o des ersten Steuersignals sich j eweils um einen halben TaktZyklus (eine halbe Taktperiode) unterscheiden. Das Resultat ist, dass der zuvor erwähnte Kompromiss zwischen sicherer Datenübernahme in den Schieberegistern und Latenzzeit der Datenbits darin in zeitlich noch kleineren Inkrementen einstellbar ist ( z . B . in zeitlichen Inkrementen von 1 ns ) . Da bei .diesem Ausführungsbeispiel die beiden Signalkomponen- ten evload_o und odload_o des ersten Steuersignal.s entweder mit der Vorder- oder Rückflanke des Taktsignals g.etriggert werden, dient das zusätzlich von der Steuereinheit SE erzeugte statische zweite Steuersignal st_chg__clk__o dazu, jeweils dem zweiten und ersten Schieberegister SR_ev, SR_od und ^' der ^• Verschmelzungseinheit M die Information zu geben, ob die .,Vorder- oder Rückflanke des Taktsignals clk_hr_i ^' für die Daten- ¹ .. Übernahme genommen werden soll . ^■ .

Bei dem zuvor anhand der Fig. 1 bis 4 und der Fig. 7 be- schriebenen synchronen Parallel-Serienwandler war vorausgesetzt, dass die dem ersten Schieberegister SR_od über vier Bit parallel anliegenden ungeradzahligen Eingangsdatenbits Dl_od und die dem zweiten Schieberegister SR_ev über vier Bit parallel anliegenden geradzahligen Eingangsdatenbits Dl_ev bereits in separater Form vorhanden waren.

Fig . 10 zeigt einen auf dem synchronen Parallel-Serienwandler der Fig . 1- beruhenden demgegenüber aber funktionell erweiterten synchronen Parallel-Serienwandler, der zusätzlich ein dem ersten und zweiten Schieberegister SR_od und SR_ev vorgeschaltetes FIFO (First-In-First-Out) -Schieberegister aufweist, in welches ein acht Bit breites Dateneingangssignal Dl_in mit einem (an dieser Stelle nicht weiter erläuterten) Schreib- taktsignal clk_or_fifowr_i eingeschrieben und aus dem der un- geradzahlige vier Bit Datenanteil und der geradzahlige vier Bit ^' Datenanteil dl ev durch ein Lesetaktsignal

clk_or_fiford_i ausgelesen werden . Das FIFO-Register FIFO dient demnach als synchroner Datenteiler .

Somit ist das Einschreiben der Daten in das FIFO-Register mit dem Schreibtakt clk_or_fifowr_i und das Auslesen der Daten bzw. die Teilung derselben in die ungeradzahligen und geradzahligen vier Datenbits mit dem Lesetakt clk_or_fiford_i synchronisiert . Der am FIFO-Register anliegende Schreibtakt und der Lesetakt gehören zu unterschiedlichen Taktbereichen (do- mains) , so dass der Lesetakt clk_or_fiford nicht unbedingt mit dem Schreibtakt clk_or_fifowr__i synchron ist . Es fällt auf, dass bei dem in Fig. 10 dargestellten synchronen Paral- lel-Serienwandler zur Vereinfachung der Darstellung die Verschmelzungseinheit M weggelassen ist .

Das als Funktionsblockdiagramm in Fig . IIA dargestellte dritte Ausführungsbeispiel der erfindungsgemäßen Steuereinheit empfängt außer dem Taktsignal clk_hr_i und dem später zu beschreibenden Rücksetzsignal reset_n_i das erste Einstellsig-' nal st_load_i und zwar zwei Bit breit, wie das in Fig. 5: gezeigte und ^' zuvor erläuterte erste Ausführungsbeispiel der Steuereinheit und ein zweites Einstellsignal st_fiford_i e- benfalls in einer Breite von zwei Bit und registriert diese in den Registermitteln. Die Zählmittel in der Steuereinheit SE der Fig. IIA sind so eingerichtet, dass sie zur Erzeugung des ersten Steuersignalanteils evload_o mit der Vorder- (Rück- ) -Flanke und für die Erzeugung des zweiten Steuersignalanteils odload_o mit der Rück- (Vorder- ) -Flanke des Taktsignals clk__hr_i getriggert werden. Die Steuereinheit SE erzeugt ab- hängig von einem in dem Registermittel registrierten zweiten Zwei-Bit-Einstellsignal st_fiford_i ein zweites Steuersignal _/ das ist das Lesetaktsignal clk_or_fiford_i für das FIFO- Register und zwar so, dass dessen Phasenlage bezogen auf den Zeitpunkt der Änderung der Daten (das ist die Anfangsverzöge- rung zwischen dem Rücksetzsignal und den Flanken von clk or fiford i) einstellbar ist .

Wenn durch die Steuereinheit SE für das FIFO-Lesesignal clk_or_fiford_i eine verzögerte Phase erzeugt wird, beein- flusst dies auch die Phasenlage des ersten und zweiten Steuersignalanteils evload_o und odload_o des ersten Steuersig- nals . Diese Zusammenhänge und Ergebnisse für die absolute Verzögerung für den Abtastzeitpunkt im Schieberegister sind in der Tabelle der Fig. IIB dargestellt .

Die Signalzeitdiagramme der Fig. 12A - 12G veranschaulichen, dass in Abhängigkeit von dem registrierten ersten Einstellsignal st_load_i und dem registrierten zweiten Einstellsignal st_fiford_i die Zählmittel so eingestellt werden, dass die Synchronisations- und Ausgabemittel das zweite Steuersignal , das ist das FIFO-Lesetaktsignal clk_or_fiford_i mit einer Pe- riodizität von -vier Taktzyklen, genauso wie die Periodizität des ersten Steuersignals, im Tastverhältnis 1 : 2 und in drei sich zeitlich j eweils um einen Taktzyklus unterscheidenden Positionen und das erste Steuersignal mit den Steuersignalanteilen evload_o und odload_o, die zueinander eine feste Pha- sendifferenz von einer halben Taktperiode haben so ausgeben, dass der Phasenunterschied zwischen vier aufeinander folgenden Positionsschritten desselben j eweils eine, eine, , zwei und zwei Taktsignalperioden beträgt .

Der im Funktionsblockdiagramm der Fig. 13 dargestellte synchrone Parallel-Serienwandler stellt eine Kombination der j eweils in den Fig . 7 und 10 dargestellten zuvor bereits beschriebenen synchronen Parallel-Serienwandler dar, so dass dessen gegenüber dem in Fig. 1 gezeigten synchronen Parallel- Serienwandler erweiterten Funktionen hier nicht noch einmal beschrieben werden müssen .

In gleicher Weise stellt das Funktionsblockdiagramm des in Fig. 14A dargestellten vierten Ausführungsbeispiels der er- findungsgemäßen Steuereinheit SE eine Kombination der zuvor beschriebenen und in den Fig. 8A und IIA dargestellten Steuereinheiten dar . Wie bei der in Fig . 8A dargestellten Steuer-

einheit SE wird das erste Einstellsignal st_load_i binär drei Bit breit zugeführt und in den Registermitteln registriert , während, abweichend von der Steuereinheit SE der Fig . IIA das zweite Einstellsignal st_fiford_i ebenfalls drei Bit breit zugeführt und in den Registermitteln registriert wird.

Aufgrund des ersten drei Bit breit zugeführten Einstellsignals st_load_i und des zweiten drei Bit breit zugeführten Einstellsignals st_fiford_i gibt es für beide Einstellsignale acht unterschiedliche binäre Werte, die in der tabellarischen Darstellung in Fig. 14B aufgelistet sind. Die beiden Steuersignalanteile evload_o und odload_o des ersten Steuersignals werden sowohl mit der Vorder- als auch der Rückflanke des. Taktsignals clk_hr_i getriggert . Als Ergebnis wird von der ^' Steuereinheit SE außer dem von den Synchronisations- und Äus-j gabemitteln mit einer Periodizität von vier Taktzyklen, eineirr Tastverhältnis 1 : 2 und in sich zeitlich jeweils um einen halben Taktzyklus unterscheidenden Positionen erzeugten zweiten Steuersignal oder Lesetaktsignal clk_or_fiford_i für .das FIFO-Register ein drittes (statisches ) Steuersignal st_chgclk_o erzeugt, welches eine Information angibt, ob die . Daten in den Schieberegistern und in der Verschmelzungsein-, heit M synchron mit der Vorder- oder mit der Rückflanke des Taktsignals clk_hr_i zu übernehmen, d. h . abzutasten sind.

Gemäß den in den Fig. 15A - 15H dargestellten Signalzeitdia- grammen erzeugt das in Fig . 14A gezeigte vierte Ausführungsbeispiel der Steuereinheit SE das erste Steuersignal, das heißt dessen beide Signalanteile evload_o und odload_o so, dass die Phasendifferenz zwischen sieben aufeinander folgenden Positionsschritten desselben j eweils eine halbe, eine halbe, fünf halbe, eine halbe, fünf halbe und eine halbe Taktsignalperiode beträgt (vgl . auch die rechte Spalte der Fig. 14B) .

Der synchrone Parallel-Serienwandler, der als Funktionsblockdiagramm in Fig. 16 gezeigt ist, entspricht dem zuvor be-

schriebenen und in Fig. 10 dargestellten synchronen Parallel- Serienwandler, hat j edoch gegenüber diesem eine erweiterte Funktionalität, indem dem ersten Schieberegister SR_od und dem zweiten Schieberegister SR_ev j eweils ein synchrones Rücksetzsignal reset_n_i zum Rücksetzen der Zähler und .aller speichernden Komponenten im Parallel-Serienwandler, ausgenommen die Registermittel zugeführt wird.

Dieses synchrone Rücksetzsignal reset_n_i wird von dem in Fig. 17 als Funktionsblockdiagramm gezeigten fünften Ausführungsbeispiel der erfindungsgemäßen Steuereinheit SE erzeugt, die im Übrigen funktionell gleich dem in Fig. IIA dargestellten dritten Ausführungsbeispiel der Steuereinheit SE ist . Die Steuereinheit SE der Fig . 17 empfängt neben dem Taktsignal' clk_hr_i das Schreibtaktsignal clk_or_fifowr_i, das das Ein—3;. schreiben der acht parallelen Datenbits dl__in in das FIFO- Register gemäß Fig. 16 steuert, ein asynchrones Rücksetzsig- nal areset_n_i . Als Einstellsignale empfängt die in Fig . 17 gezeigte Steuereinheit SE das erste Einstellsignal st_load_i und das zweite Einstellsignal st_fiford__i beide als binäres Zwei-Bitsignal,- wie die dem dritten Ausführungsbeispiel entsprechende Steuereinheit SE gemäß Fig . IIA. Als Steuersignale gibt die Steuereinheit der Fig. 17 die Steuersignalanteile evload_o und odload_o des ersten Steuersignals und das zweite Steuersignal, das heißt das FIFO-Lesetaktsignal clk_or_fiford_i in Abhängigkeit von dem registrierten ersten und zweiten Einstellsignal mit einer Periodizität von vier Taktzyklen, dem Tastverhältnis 1 : 2 und den vier sich zeitlich j eweils um eine Taktperiode unterscheidenden Positionen und um eine bestimmte Anzahl von Taktzyklen gegenüber dem Schreibtaktsignal clk_or_fifowr_i verzögert aus . Außerdem werden die beiden Steuersignalanteile evload_o und odload_o eine bestimmte Anzahl von Taktzyklen nach dem FIFO- Lesetaktsignal clk_or_fiford_i abhängig vom ersten Einstell- signal st_load_i so erzeugt, dass sie vier zeitlich unterschiedliche Positionen (Phasenlagen) annehmen können, die um jeweils eine Taktperiode verschoben sind. Außerdem gibt die

Steuereinheit SE der Fig . 17 ein mit dem Taktsignal clk_hr__i synchronisiertes Rücksetzsignal reset_n_i aus , das mit dem asynchronen Rücksetzsignal areset_n_i beginnt, j edoch zur Vorderflanke des Taktsignals clk_hr_i und zum Auftreten des Lesetaktsignals clk_or_fiford_i ausgerichtet ist . Dies bedeutet, dass das synchrone Rücksetzsignal reset_n_i während der . letzten halben Taktperiode des Taktsignals clk_hr_i bevor die Vorderflanke des Lesetaktsignals clk_or_fiford_i kommt, ausgeschaltet werden muss .

Die in den Fig. 18A - 18C dargestellten Signalzeitdiagramme geben eine Auswahl der Signalformen während des Auftretens des Rücksetzsignals und damit die Funktion der Steuereinheit SE und ^' die Auswirkung auf die Schieberegister SR_od und SR_ev ^" für verschiedene Einstellungen der Registermittel der Steuer-.-' einheit SE durch das erste und zweite Einstellsignal st load i und st fiford i wieder .

Der In dem Funktionsblockdiagramm der Fig. 19 dargestellte synchrone Parallel-Serienwandler stellt eine Kombination der in den Fig . 13 und 16 dargestellten synchronen Parallel- Serienwandler dar . Aus diesem Grund ist auch das als Funkti.- ^' onsblockdiagramm in Fig. 20 dargestellte sechste Ausführungsbeispiel der erfindungsgemäßen Steuereinheit SE eine Kombina- tion des in Fig . 14A dargestellten vierten Ausführungsbeispiels mit dem in Fig. 17 dargestellten fünften Ausführungsbeispiel der erfindungsgemäßen Steuereinheit SE .

Demnach erzeugt die in Fig. 20 dargestellte Steuereinheit SE außer den beiden Signalanteilen evload_o und odload_o des ersten Steuersignals , dem zweiten Steuersignal oder Lesetakt- signal clk_or_fiford_i für das FIFO-Register und dem synchronen Resetsignal reset_n_i das statische Steuersignal st_chgclk_o, das von einem registrierten Wert des über drei Bit anliegenden ersten Einstellsignals st_load_i abhängt und eine Information darüber angibt, ob die beiden Schieberegister SR od, SR_ev und die Datenverschmelzungseinheit M gemäß

Fig. 19 mit der Vorder- oder Rückflanke des Taktsignals clk_hr_i zu synchronisieren sind. Zu bemerken ist, dass zusätzlich zu dem in den Registermitteln der Steuereinheit SE als Drei-Bitbinärsignal registrierten ersten Einstellsignal 5 st_load_i das zweite Einstellsignal st_fiford_i ebenfalls in den Registermitteln als Drei-Bit-Binärsignal registriert wird. Ferner ist es wichtig, dass das von der Steuereinheit SE der Fig . 20 erzeugte synchrone Rücksetzsignal reset__n_i während des letzten halben Zyklus vom Taktsignal clk_hr_i vor 10 der Vorderflanke oder im Fall des statischen Steuersignals st_chgclk_o (= 1) vor der Rückflanke des Lesetaktsignals clk_or_fiford_i abgeschaltet werden muss .

Die zeitlichen Beziehungen zwischen dem Taktsignal clk_hr_i,- ^■

15 dem der Steuereinheit SE anliegenden Schreibtaktsignalb;.;- .. clk_or_fifowr_i, dem asynchronen Rücksetzsignal areset_n_i, dem abgeleiteten synchronen Rücksetzsignal reset_n_i, dem Lesetaktsignal clk_or_fiford_i, den j eweils dem ersten und zweiten Schieberegister SR_od und SR_ev einzugebenden vier-

2 _. 0 Bit-Anteilen der Eingangsdaten Dl_od und Dl_ev und der: beiden Steuersignalanteile evload_o und odload_o des ersten Steuer- ^" Signals sind in einer Auswahl in den in den Fig. 21A - 21C dargestellten Signalzeitdiagrammen in Abhängigkeit von einigen Kombinationen des ersten Einstellsignals st_load_i und

25 st_fiford_i und des davon abgeleiteten statischen Steuersignals st_chgclk_o dargestellt .

Das mit dem fünften und sechsten Ausführungsbeispiel der erfindungsgemäßen Steuereinheit SE erzeugte synchrone Rücksetzsignal reset_n_i, welches zum zeitlich stabilen Wiederbeginn

30 der Datenübernahme bzw. Abtastung der vier Bitdaten in den Schieberegistern des synchronen Parallel-Serienwandlers sorgt, wird von der Steuereinheit SE so erzeugt, dass es synchron zur Vorderflanke des Taktsignals clk_hr_i und zum Auftreten des FIFO-Lesetaktsignals clk_or_fiford_i ausgerichtet

35 ist .

Bezugszeichenliste

1 synchroner Parallel-Serienwandler

SR_od erstes Schieberegister

SR_ev zweites Schieberegister

M Verschmelzungseinheit

INV Invertierglied

FIFO FIFO-Register

Dl_od _. ungeradzahliger Anteil der parallelen Eingangsdaten

Dl_ev geradzahliger Anteil der parallelen Eingangsdaten D2_od ungeradzahliger serieller Datensignal- strom "

D2_ev geradzahliger serieller Datensignalstroπui

D3 serieller Ausgangsdatenstrom odload_o erster Steuersignäl ^' aήteil evload_o zweiter Steuersignalanteil clk_hr_i Haibratentaktsignal sysclk Systemtakt

SE Steuereinheit st_load_i erstes Einstellsignal reset_n_i Rücksetzsignal st_chgclk_o zweites (statisches ) Steuersignal st_fiford_i zweites Einstellsignal clk_or_fiford_i FIFO-Lesetaktsignal clk_or_fifowr_i FIFO-Schreibtaktsignal areset n i asynchrones Rücksetzsignal