技术领域

本发明涉及电子技术领域 , 尤其涉及干扰噪声序列矩阵相关计算电路和 方法。

背景技术 在 GSM通信系统中， 均衡解调前处理是实现解调功能的关键模块， 分集 合并单元属于解调前处理的后级模块， 用于实现子分集信号的合并。

干扰噪声序列矩阵相关计算可以完成多天线噪 声序列估计、 多天线噪声 序列自相关计算、 多天线噪声序列互相关计算。 分集合并单元根据干扰噪声 矩阵相关结果做分集合并模式自适应判断， 并根据干扰噪声矩阵相关结果完 成白化滤波系数计算， 所以， 干扰噪声矩阵相关计算算法的性能直接影响到 分集合并单元的性能， 属于分集合并单元中非常关键的算法模块。

现有技术中， 由硬件电路以串行的形式实现干扰噪声序列矩 阵相关计算， 如图 1 所示， 可以应用于芯片设计中。 包括用于执行噪声项计算的噪声项计 算单元、 矩阵计算单元两部分。

噪声项计算单元与相关矩阵计算和累加单元的 计算过程在同一个流程中 实现。 噪声项计算单元将所有噪声项计算完毕后， 将计算所得噪声项数据传 送给矩阵计算单元。 在噪声项计算单元计算的过程中， 相关矩阵计算和累加 单元处于空闲状态； 相关矩阵计算和累加单元在得到噪声项数据后 执行计算 时， 噪声项计算单元处于空闲状态。

采用上述技术方案实现干扰噪声序列矩阵相关 计算， 在噪声项计算单元 执行计算操作时， 矩阵计算单元处于空闲状态； 在矩阵计算单元执行计算操 作时， 噪声项计算单元处于空闲状态。 噪声项计算单元、 矩阵计算单元不能 同时执行计算操作， 使整个干扰噪声序列矩阵相关计算效率较低。

发明内容

本发明的实施例提供一种干扰噪声序列矩阵相 关计算电路和方法， 能够 提高整个干扰噪声序列矩阵相关计算的效率。 为达到上述目的， 本发明的实施例采用如下技术方案：

一种干扰噪声序列矩阵相关计算电路， 包括：

噪声项计算单元， 用于根据天线数据执行噪声项计算；

寄存器， 用于存储所述噪声项计算单元计算得出的噪声 项计算结果； 第一延时逻辑电路， 用于在所述噪声项计算单元完成全部噪声项计 算之 前， 控制所述寄存器将所述噪声项计算单元计算得 出的噪声项计算结果发送 至矩阵计算单元；

所述矩阵计算单元， 用于利用所述噪声项计算结果计算干扰噪声序 列矩 阵的相关结果。

一种干扰噪声序列矩阵相关计算方法， 包括：

根据获取到的天线数据执行噪声项计算；

在完成全部噪声项计算之前， 开始利用所述噪声项计算结果执行矩阵相 关计算， 得到干扰噪声序列矩阵的相关结果。

本发明实施例提供的一种干扰噪声序列矩阵相 关计算电路和方法， 在完 成本次全部噪声项计算之前， 将噪声项计算单元计算得出的噪声项数据发送 至矩阵计算单元。 使噪声项计算单元执行噪声项计算的同时， 矩阵计算单元 也在同时执行矩阵相关计算， 提高了整个干扰噪声序列矩阵相关计算的效率 。 附图说明 为了更清楚地说明本发明实施例或现有技术中 的技术方案， 下面将对实 施例或现有技术描述中所需要使用的附图作简 单地介绍， 显而易见地， 下面 描述中的附图仅仅是本发明的一些实施例， 对于本领域普通技术人员来讲， 在不付出创造性劳动性的前提下， 还可以根据这些附图获得其他的附图。

图 1为现有技术中干扰噪声序列矩阵相关计算结� �图；

图 2为本发明实施例提供的干扰噪声序列矩阵相� �计算电路的结构图； 图 3 为本发明实施例提供的另一种干扰噪声序列矩 阵相关计算电路的结 构图；

图 4为本发明实施例中噪声项计算单元的结构图� � 图 5为本发明实施例中矩阵相关计算模块的结构� �；

图 6为本发明实施例中矩阵累加计算模块的结构� �；

图 7为本发明实施例中流水控制逻辑单元的结构� �；

图 8为本发明实施例中干扰噪声序列矩阵相关计� �电路的流水时间轴图； 图 9为本发明实施例提供的干扰噪声序列矩阵相� �计算方法的流程图。 具体实施方式 下面将结合本发明实施例中的附图， 对本发明实施例中的技术方案进行 清楚、 完整地描述， 显然， 所描述的实施例仅仅是本发明一部分实施例， 而 不是全部的实施例。 基于本发明中的实施例， 本领域普通技术人员在没有作 出创造性劳动前提下所获得的所有其他实施例 ， 都属于本发明保护的范围。

本发明实施例提供了一种干扰噪声序列矩阵相 关计算电路， 如图 2所示， 包括：

用于根据天线数据执行噪声项计算的噪声项计 算单元 1、用于利用噪声项 计算结果计算干扰噪声序列矩阵相关结果的矩 阵计算单元 2、用于存储噪声项 计算单元计算得出的噪声项计算结果的第一寄 存器 4、和第一延时逻辑电路 3。 第一延时逻辑电路 3用于在所述噪声项计算单元 1完成本次全部噪声项计算 之前， 将所述噪声项计算单元 1 计算得出的噪声项数据发送至所述矩阵计算 单元 2。

其中， 噪声项计算单元 1 用于根据获取的天线数据执行噪声项计算， 并 将计算得出的噪声项数据存入第一寄存器 4 , 第一延时逻辑电路 3， 用于在所 迷噪声项计算单元 1完成本次全部噪声项计算之前， 控制该第一寄存器 4 , 将 所述噪声项计算单元 1计算得出的噪声项数据发送至所述矩阵计算� �元 2 ,在 所述噪声项计算单元 1继续执行噪声项计算操作时， 矩阵计算单元 2也同时 执行矩阵相关计算操作。

本实施例提供的干扰噪声序列矩阵相关计算电 路， 第一延时逻辑电路在 噪声项计算单元完成本次全部噪声项计算之前 ， 将噪声项计算单元计算得出 的噪声项数据发送至矩阵计算单元。 使噪声项计算单元执行噪声项计算的同 时， 矩阵计算单元也在同时执行矩阵相关计算， 提高了整个干扰噪声序列矩 阵相关计算的效率。

作为本实施例的一种改进， 本发明实施例提供另一种干扰噪声序列矩阵 相关计算电路， 如图 3所示， 包括：

用于根据天线数据执行噪声项计算的噪声项计 算单元、 用于利用噪声项 计算结果计算干扰噪声序列矩阵相关结果的矩 阵计算单元和第一延时逻辑电 路， 第一延时逻辑电路用于在所述噪声项计算单元 完成本次全部噪声项计算 之前， 将所述噪声项计算单元计算得出的噪声项数据 发送至所述矩阵计算单 元。

其中， 噪声项计算单元根据获取的天线数据执行噪声 项计算， 并将计算 得出的噪声项数据存入第一寄存器， 第一延时逻辑电路在所述噪声项计算单 元完成本次全部噪声项计算之前， 控制该第一寄存器， 将所述噪声项计算单 元计算得出的噪声项数据发送至所述矩阵计算 单元， 在所述噪声项计算单元 继续执行噪声项计算操作时， 矩阵计算单元也同时执行矩阵相关计算操作。

具体的， 该噪声项计算单元根据第一延时逻辑电路， 即流水控制计数器 输入的噪声项计算控制计数器 no i _cnt和外部输入的调制模式 module_ type、 维度模式 dim_mode多模控制信号产生读取天线数据 RAM (随机存取存储器 ) 的天线数据緩存 ant -ram_bus信号组， 选择输入的信道因子信号组 antx_h参 与计算； 计算天线数据的噪声项。

该矩阵计算单元包括： 矩阵相关计算模块， 用于根据所述噪声项计算结 果执行矩阵相关计算； 矩阵相关计算模块可以根据通过噪声项计算得 到的 4 天线噪声项 noi l、 no i 2、 noi 3、 no i 4和第一延时逻辑的控制信号 ma tr ix— cnt 计算矩阵自相关结果和 /或矩阵互相关结果；

该矩阵累加计算模块根据矩阵计算单元计算得 到的自相关结果 pO-mat r ix 和 /或互相关结果 pl _ma t r ix , 和第二延时逻辑产生的控制信号 add.cnt , 计算得到自相关矩阵累加结果和互相关矩阵累 加结果。 该第一延时逻辑电路为流水控制计数器简单做 2个时钟周期的延时输出， 该第二延时逻辑电路为第一延时逻辑电路简单 做 5个时钟周期的延时输出。

本实施例提供的干扰噪声序列矩阵相关计算电 路， 第一延时逻辑电路在 噪声项计算单元完成本次全部噪声项计算之前 ， 将噪声项计算单元计算得出 的噪声项数据发送至矩阵计算单元。 使噪声项计算单元执行噪声项计算的同 时， 矩阵计算单元也在同时执行矩阵相关计算， 提高了整个干扰噪声序列矩 阵相关计算的效率。 并且第二延时逻辑在所述矩阵相关计算模块完 成本次全 部矩阵相关计算之前， 将矩阵相关计算结果发送至所述矩阵累加计算 模块， 使矩阵累加计算模块与矩阵相关计算模块同时 进行计算， 在流水控制计数器、 第一延时计数器和第二延时计数器整体控制下 ， 三个模块并行执行， 三个模 块间的数据传输以 2个时钟周期为单位实现时间上无缝连接， 达到 2时钟周 期 3 级流水线计算的目的， 提高了整个干扰噪声序列矩阵相关计算的效率 的 同时， 高效分时复用了矩阵相关计算和矩阵累加计算 的电路逻辑。

作为本实施例的一种实施方式， 噪声项计算单元可以包括： 用于同步计 算不同天线产生的天线数据的第一噪声项计算 模块和第二噪声项计算模块。

该噪声项计算单元可以用于计算 2天线或 4天线输出的噪声项数据， 在 计算 2 天线产生的天线数据时， 第一噪声项计算模块或第二噪声项计算模块 执行计算。 在计算 4 天线产生的天线数据时， 第一噪声项计算模块和第二噪 声项计算模块同时执行计算。

例如， 在计算天线 0、 天线 1、 天线 2、 天线 3， 4天线产生的天线数据时， 第一噪声项计算模块可以用于计算天线 0和天线 1产生的天线数据， 第二噪 声项计算模块可以用于计算天线 2和天线 3产生的天线数据。 计算出 no i O、 noi l , no i 2、 no i 3 四组当前时刻 4天线产生的噪声项。

噪声项计算采用第一噪声项计算模块和第二噪 声项计算模块两套结构相 同的硬件资源并行计算。 其中， 第一噪声项计算模块或第二噪声项计算模块 的流水实现如下：

具体的， 第一噪声项计算模块和第二噪声项计算模块具 有相同的结构， 流水过程也相同， 以第一噪声项计算模块为例， 如图 4 所示， 噪声项计算控 制计数器 no i _cnt [0] =0时， 第一噪声项计算模块选择天线 0的天线数据和信 道因子参与计算； 在噪声项计算控制计数器 no i _cnt [0] =l时， 第一噪声项计 算模块选择天线 1的天线数据和信道因子参与计算； 当 modu le_ type为 VAM0S (多用户模式） 时， 选择用户 1和用户 2的信道因子参与计算， 否则只选择 用户 1 的信道因子参与计算； 第一噪声项计算模块输出的第一个计算周期的 噪声项给寄存器 ιιθ赋值， 第一噪声项计算模块输出的第二个计算周期的 噪声 项给寄存器 ul赋值。

对于 4天线资源的噪声项计算实现过程， 寄存器 u2/寄存器 u3计算例化 一套与寄存器 uO/寄存器 ul 中的噪声项计算结构相同的运算单元， 不同的地 方在于， 天线数据和信道因子都是选择天线 2和天线 3输入， 当 dim_mode=0 时 （两天线模式） ， 将 u2/u3的输出置 0。

在计算 4 天线的天线数据时， 第一噪声项计算模块和第二噪声项计算模 块同时进行噪声项计算， 能给进一步提高噪声项计算的效率。 在只需计算 2 天线的天线数据时， 可以只保留第一噪声项计算模块或第二噪声项 计算模块 中的一个， 便可以实现， 节省硬件资源。

作为本实施例的一种实施方式， 下面对矩阵相关计算模块作详细的介绍 , 如图 5所示， 以 4天线的噪声项计算为例， 第一延时逻辑电路输入控制信号 matr ix— cnt控制将目前寄存器 u0、 寄存器 ul、 寄存器 u ² 、 寄存器 ιι 3新输入 的噪声项序列在寄存器 D1中存储为当前时刻噪声项序列， 将当前时刻寄存器 u0、 寄存器 ul、 寄存器 u2、 寄存器 u3已经存储的噪声项序列在寄存器 D2中 存储为上一时刻噪声项序列。 根据矩阵相关计算控制信号 mat r ix cut取 0或 者取 1 ,控制选择当前时刻噪声项序列和上一时刻噪� �项序列参与矩阵相关计 算， 得到矩阵相关计算结果 p_ma tr ix送给矩阵累加计算模块。

具体的， 矩阵相关计算模块可以包括矩阵自相关计算子 模块和矩阵互相 关计算子模块， 在计数器矩阵相关计算控制信号 ma tr ix_cnt [0] =0 时， 同时 更新当前时刻噪声项计算结果寄存器 u (k)和前一时刻噪声项计算结果寄存器 u(k- 1)的值 ； 矩阵自相关计算子模块选择寄存器 u(k)和寄存器 u(k)*中的噪 声项计算结果参与矩阵运算， 利用公式 AutoC kXk» ， ^ 0,1,2,3; 0,1,2,3 _? 计算得到矩阵自相关矩阵结果； 矩阵相关计算控制信号 matrix_cnt[0]=l 时， 矩阵互相关计算子模块选择寄存器 u(k)和寄存器 u(k-l) * 中 的 噪 声 项 计 算 结 果 参 与 矩 阵 运 算 ， 利 用 公 式 CrossCorr _{{i )} (k) = u _t (k)u * (k-1) , 0,l,2,3;y - 0,1,2,3 , 计算得到矩阵互相关矩阵结 果。

矩阵自相关计算子模块和矩阵互相关计算子模 块采用分时复用的方式进 行计算。 矩阵自相关计算和矩阵互相关计算分时复用矩 阵乘法计算单元， 故 输出的矩阵相关计算结果 p-matrix矩阵结果也为自相关矩阵和互相关矩阵� �� 分时复用， 实现相关矩阵运算 2周期流水。

作为本实施例的一种实施方式， 下面对矩阵累加计算模块作详细的介绍 , 如图 6 所示， 第二延时逻辑电路产生的矩阵累加计算计数器 输入的矩阵累加 计算控制信号 add_cnt控制 ρθ中的矩阵自相关计算累加结果和矩阵寄存� � D3 的值与输入的矩阵相关计算结果矩阵累加； pi 中的矩阵互相关计算和矩阵寄 存器 D4的值与输入的矩阵相关计算结果 p_matrix矩阵累加， ρθ用于存储矩 阵自相关计算累加结果， pi 用于存储矩阵互相关计算累加结果。 累加结果分 别送给 pO/pl 矩阵寄存器， 模块计算结束后输出自相关矩阵累加计算结果 pO-matrix和互相关矩阵累力口计算结果 pi— matrix。

具体的， 矩阵累加计算模块包括矩阵自相关累加计算子 模块和矩阵互相 关累加计算子模块。 在矩阵累加控制信号 _a dd_cnt[0]=0时， 矩阵自相关累加 计算子模块选择矩阵自相关累加计算结果 pO_matrix矩阵与输入的 p_matrix

^ AutoCorr(k) _{Q 0} … ^ A toCorr(k) _Q2

累加， 利用公式 ° ； ··. ^k ° ， 计算出矩阵自

^ A toCorr(k) ₃₀ … ^ AutoCorr(k) ₃₃

相关累加计算结果，累加结果通过 add_cnt [0] =0的使能信号更新到 pO_matr ix 中； 在矩阵累加控制信号 add_cnt[0]=l时， 矩阵互相关累加计算子模块选择 矩阵互相关累加计算结果 pl_matrix矩阵与输入的 p_matrix矩阵累加， 利用 CrossCorr(k) _{0 0} … ^ CrossCorr(k) _{0 3} 公式 CrossCorr： ， 计算出矩阵

^ CrossCorr(k) _{3 (i} … ^ CrossCorr(k) ₃ 互相关累加计算结果，累加结果通过 add_cnt [0] =1使能更新到 l .ma t r ix中； 两个矩阵分时复用矩阵累加运算单元。

作为本实施例的一个实施方式， 如图 7 所示， 干扰噪声序列矩阵相关计 算电路整体控制电路包括流水控制逻辑单元， 第一延时逻辑和第二延时逻辑 集成于该流水控制逻辑单元中。 脉冲信号启动信号 ruu_ s tar t 控制流水控制 计数器启动计数， 计数器计数最大值为噪声序列个数的两倍， 噪声序列个数 才艮据 调 制 方 式 VAM0S 、 GMS _AB 、 GMS .NB 、 16QAM—LSR/8PSK 、 16QAM-HSR/QPS / 32QAM分别取 22、 37、 20、 25 ;第一延时逻辑将寄存器 noi— cnt 延时 2 拍输出给第二延时逻辑； 第二延时逻辑将矩阵相关计算控制信号 matr ix_cnt延时 5拍输出矩阵累加控制信号， 计数器 add_cnt开始计数； 当 add_cnt计数到最大值时输出脉冲信号计算结束� �制信号 rui end表示模块计 算结束。 所述每拍在这里可以是电路工作的周期。

作为本实施例的一种实施方式， 干扰噪声序列矩阵相关计算电路计算流 水， 如图 8 所示， 第一延时逻辑可以在所述噪声项计算单元完成 本次噪声项 计算之前， 将所述噪声项计算单元计算得出的噪声项数据 延时二个噪声项序 列计算周期发送至所述矩阵计算单元；

第二延时逻辑可以在所述矩阵相关计算模块完 成矩阵相关计算之前， 将 矩阵相关计算结果延时五个噪声项序列计算周 期发送至所述矩阵累加计算模 块。

3级 2周期流水控制逻辑单元、 噪声项计算单元、 矩阵相关计算模块、 矩 阵累加计算模块 4部分。 由图 8可知， 噪声项计算单元釆用两套结构相同的 硬件资源第一噪声项计算模块和第二噪声项计 算模块， 分别完成 uO和 ul、 u2 和 u3中的噪声项的计算， 2周期流水的第一个周期计算得到 uQ和 u2中的噪 声项， 第二个周期计算得到 ul和 u3 中的噪声项； 矩阵相关计算模块采用 2 个周期流水实现， 其中第一个周期实现矩阵自相关计算结果 p0、 第二个周期 实现矩阵互相关计算结果 pl， ρθ和 pi的计算均需要寄存器 u0、 ul、 u2、 u3 中的噪声项数据参与计算， 矩阵相关计算每 2个周期更新一次寄存器 u0、 ul、 u2、 u3中的噪声项值， 刚好与噪声项计算需要 2个周期才能更新完这 4个值 时间上实现无缝连接； 矩阵相关计算需要调用（4 X 1) * (1 X 4)资源池， 该流水 计算过程需要 5个周期逻辑延迟,故 5个周期后的第一个周期得到 ρθ矩阵值， 选择 ρθ矩阵寄存器累加后存回， 第二个周期得到 pi矩阵值， 选择 pi矩阵寄 存器累加后存回， 实现 2个周期无缝流水。

所述矩阵相关计算单元， 每 2 个时钟周期获取所述噪声项计算单元得到 的 4 个天线噪声项数据参与相关计算， 矩阵相关计算单元包括自相关计算子 模块和矩阵互相关计算子模块， 二者采用分时复用的方式计算， 每 2 个时钟 周期就将计算得到 1个自相关计算结果和 1个互相关计算结果。 与噪声项计 算单元刚好达到 2个时钟周期无缝流水计算的目的。

所述矩阵累加计算单元， 包括矩阵自相关计算结果的累加和矩阵互相关 计算结果的累加， 二者釆用分时复用的方式计算， 每 2 个时钟周期就将计算 得到 1个自相关矩阵累加结果和 1个互相关矩阵累加结果。 与矩阵相关计算 单元刚好达到 2个时钟周期无缝流水计算的目的。

本发明实施例提供了一种干扰噪声序列矩阵相 关计算方法， 如图 9所示， 包括以下步骤：

901、 根据获取到的天线数据执行噪声项计算。

干扰噪声序列矩阵相关计算电路根据中的噪声 项计算单元获取到的天线 数据执行噪声项计算， 得到噪声项计算结果。

作为本实施例的一种实施方式， 当所述天线数据包括至少两条天线产生 的天线数据时， 同步计算至少两条不同的天线产生的天线数据 。

例如， 在计算 4天线产生的天线数据时， 天线 0、 天线 1、 天线 2、 天线 3 , 天线 0和天线 1采用一套硬件资源实现， 天线 2和天线 3采用一套硬件资 源实现， 两套硬件资源同时执行计算操作。 902、 根据噪声项计算结果执行矩阵相关计算， 得到矩阵自相关结果和 / 或矩阵互相关结果。

为了使噪声项计算和矩阵相关计算能够同时进 行， 在完成全部噪声项计 算之前， 开始利用噪声项计算结果执行矩阵相关计算， 得到干扰噪声序列矩 阵的相关结果。

具体的， 作为本实施例的一种实施方式， 本步骤可以包括以下步骤：

1.矩阵自相关计算子模块根据所述噪声项计� ��结果进行矩阵自相关计算 得到矩阵自相关结果；

2.矩阵互相关计算子模块根据所述噪声项计算� ��果进行矩阵互相关计算 得到矩阵互相关结果；

所述根据所述噪声项计算结果进行矩阵自相关 计算和所述根据所述噪声 项计算结果进行矩阵互相关计算可以采用分时 复用的方式进行。

903、 在完成全部矩阵相关计算之前， 开始利用所述矩阵自相关结果和 / 或矩阵互相关结果执行矩阵累加计算， 得到矩阵自相关累加结果和 /或矩阵互 相关累加结果。

具体的， 包括：

1.矩阵自相关累加计算子模块根据所述矩阵自� ��关结果进行矩阵自相关 计算结果的累加， 得到矩阵自相关累加结果；

2.矩阵互相关累加计算子模块根据所述矩阵互� ��关结果进行矩阵互相关 计算结果的累加， 得到矩阵互相关累加结果；

所述进行矩阵自相关计算结果的累加和进行矩 阵互相关计算结果的累加 可以采用分时复用的方式进行。

本实施例提供的一种干扰噪声序列矩阵相关计 算方法， 噪声项计算单元 计算得出的噪声项数据直接发送至矩阵计算单 元。 使噪声项计算单元执行噪 声项计算的同时， 矩阵相关计算单元也在同时执行矩阵相关计算 。 矩阵相关 计算单元计算得到的相关矩阵结果直接发送至 矩阵累加单元， 使矩阵相关计 算的同时矩阵累加计算也在执行提高了整个干 扰噪声序列矩阵相关计算的效 率。

以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并不局限 于此， 任何熟悉本技术领域的技术人员在本发明揭露 的技术范围内， 可轻易 想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护 范围应所述以权利要求的保护范围为准。