以下、発明の実施の形態を通じて本発明� ��説明するが、以下の実施形態は請求の範囲� ��かかる発明を限定するものではなく、また� ��施形態の中で説明されている特徴の組み合� ��せの全てが発明の解決手段に必須であると� ��限らない。

 図1は、本発明の一つの実施形態に係るDA� ��換器100の構成の一例を示す図である。DA変� �器100は、入力されるデジタル信号をアナロ� �信号に変換する回路であって、補間器30、フ ィードバック部40、積分器10、デジタル遅延� �62、レベル比較部20、タイミング情報生成部9 0、タイミング発生部50、及び信号処理部80を� ��える。

 補間器30は、入力されるデジタル信号の� �データ間を補間する。例えば補間器30は、各 データ間を線形に補間するデータを、各デー タ間に挿入してよい。また補間器30には、デ� ��タル信号の各データ間に補間すべきデータ� ��個数が予め与えられてよい。補間器30は、� �ータを挿入した後の各データが、時間軸で� �間隔となるように、データを挿入してよい� �

 積分器10は、補間器30が出力するデジタル 信号を積分した積分値を、一定周期毎に出力 する。例えば補間器30が、a1、a2、a3、・・・� ��データを、データ間隔Tで出力する場合、積 分器10は、一定周期Tで、a1、a1+a2、a1+a2+a3、・ ・・の積分器を出力する。

 レベル比較部20は、積分器10が出力する積 分値が、所定の参照値より大きい超過状態に なったか否かを比較する。レベル比較部20は� ��サイクル毎に比較結果を出力してよい。

 フィードバック部40は、レベル比較部20に おける比較結果に基づいて、積分器10におけ� ��積分値から、予め定められた値を減じる。� ��た、フィードバック部40は、タイミング情� �生成部90が生成するタイミング情報に応じた タイミングで、上述した減算処理を行ってよ い。本例のフィードバック部40は、デジタル� ��延器60及びレベル減算器70を有する。デジタ ル遅延器60は、レベル比較部20において超過� �態を検出した場合に、所定のデジタル値を� �成する。デジタル遅延器60は、当該デジタル 値を、タイミング情報に応じた時間遅延させ て、レベル減算器70に入力してよい。またデ� ��タル遅延器60は、上述した一定周期Tに応じ� ��遅延時間Tで、デジタル値を遅延させてよい 。

 レベル減算器70は、補間器30と、積分器10� ��の間に設けられる。レベル減算器70は、積� �器10に入力すべきデジタル値から、デジタル 遅延器60が出力するデジタル値を減じて、積� ��器10に入力する。

 また、フィードバック部40は、レベル減� �器70においてデジタル値を減じる周期により 、積分波形が発振しないように、可変遅延回 路52に設定する遅延量に、所定のオフセット� ��を加算してもよい。例えば、レベル減算器7 0においてデジタル値が減算される周期が、� �ジタル信号の周期と異なる値となるように� �所定のオフセット値を加算してよい。

 タイミング情報生成部90は、積分器10が出 力する積分値が参照値より大きくなる超過状 態に遷移した変化点のタイミング情報を生成 する。タイミング情報生成部90には、レベル� ��較部20と同一の参照値が与えられてよい。� �た、タイミング情報生成部90は、積分器10が� ��イクル毎に出力するそれぞれの積分値、及� ��、その直前のサイクルにおける前記積分器� ��出力から、一定周期T未満の時間分解能で、 当該タイミング情報を生成する。より具体的 には、タイミング情報生成部90は、積分値が� ��照値より大きくなったサイクルの積分値及� ��参照値の差分と、当該サイクルの直前のサ� ��クルにおける積分値及び参照値の差分との� ��2つの差分の比率に基づいて、当該タイミン グ情報を生成する。タイミング情報生成部90� ��動作例は、図2を用いて後述する。

 本例のタイミング情報生成部90は、積分� �10から、サイクル毎の積分値を受け取り、デ ジタル遅延器62から、それぞれの直前のサイ� ��ルの積分値を受け取る。例えばデジタル遅� ��器62は、積分器10の出力を分岐して受け取り 、遅延時間Tで遅延させてタイミング情報生� �部90に入力してよい。

 タイミング発生部50は、タイミング情報� �成部90から与えられるタイミング情報に応じ たいそうのパルス信号を生成する。例えばタ イミング発生部50は、与えられるパルスを、� ��えられるタイミング情報に基づいて遅延さ� ��ることにより、当該パルス信号を生成して� ��い。このような処理により、タイミング情� ��生成部90が検出して生成したデジタル値を� �時間軸におけるアナログ量に変換すること� �できる。

 信号処理部80は、タイミング発生部50が出 力するパルス信号に基づいて、アナログ信号 を生成する。例えば信号処理部80は、パルス� ��号の所定の低周波数成分を通過させるロー� ��スフィルタを有してよい。信号処理部80は� �従来のデルタシグマ変調を利用したDA変換器 の信号処理部と同様の構成を有してよい。

 図2は、タイミング情報生成部90の動作例� ��説明する図である。図2において横軸は時間 を示しており、縦軸は積分値を示す。本例で は、2Tにおける積分値が参照値よりD1小さく� �3Tにおける積分値が参照値よりD2大きいとす� ��。上述したようにタイミング情報生成部90� �、D1及びD2の比率に基づいて、積分値が参照� ��より大きくなるタイミングtを算出する。例 えばタイミング情報生成部90は、図2に示すよ うに、2Tにおける積分値と、3Tにおける積分� �とを線形補間して、積分値が参照値より大� �くなるタイミングtを算出してよい。例えば� ��サイクル内におけるタイミングtは、(D1×T)/( D1+D2)で与えられてよい。

 このような処理により、積分器10の動作� �期より精細な分解能で、タイミング情報を� �成することができる。このため、アナログ� �号を、より高分解能で生成することができ� �。

 図3は、DA変換器100の他の構成例を示す図� ��ある。本例のDA変換器100は、図1に関連して� ��明したDA変換器100の構成に対して、積分器10 、レベル比較部20、及びタイミング情報生成� ��90の組み合わせを、複数組備える点で相違� �る。他の構成は、図1に関連して説明したDA� �換器100と同一であってよい。

 図4は、図3に示した補間器30の動作例を説 明する図である。本例では、補間器30に入力� ��れる元のデジタル信号のデータ間隔を、N×T として説明する。但し、Nは2以上の整数であ� ��。図4において実線で示されるデータa1、a2� �a3、・・・は、補間器30に入力されるデータ� ��ット間隔N×Tのデジタル信号の各データを示 す。また図4において波線で示されるデータb1 、c1、d1、b2、c2、d2、・・・は、補間器30によ りデータ間隔Tで挿入されるデータを示す。� �4では、N=4、即ちデジタル信号の各データ間� ��、3つの補間データを挿入する場合を示す。

 複数の積分器10は、並列に設けられる。� �た、複数のレベル比較部20は、複数の積分器 10と一対一に対応して設けられる。また複数� ��タイミング情報生成部90も、複数の積分器10 と一対一に対応して設けられる。

 それぞれの積分器10は、一定周期のサイ� �ル内において、それぞれ異なるタイミング� �対応付けられる。当該対応関係は、使用者� �により予め設定されてよい。また、「一定� �期」とは、図4において説明したように、補� ��器30に入力されるデジタル信号のデータビ� �ト間隔N×Tであってよい。また、より高分解� ��でデジタル信号を生成する場合、「一定周� ��」は、データビット間隔N×Tより小さい周期 であってよい。また、「サイクル内において それぞれ異なるタイミング」とは、例えば図 4に示した、ak、bk、ck、dk(但しkは1以上の整数 )の各データに対応するタイミングであって� �い。

 補間器30は、設けられる積分器10の個数に 応じて、デジタル信号の各データ間を補間し てよい。例えば補間器30は、積分器10の個数� �ら1を減じた個数のデータを、デジタル信号� ��各データ間に挿入してよい。また、補間器3 0は、当該個数のデータを、上述した一定周� �毎に、デジタル信号に挿入してよい。本例� �は、4個の積分器10を設ける場合を説明する� �また、上述した一定周期が、データビット� �隔N×Tの場合を説明する。

 この場合、第1の積分器10-1が、a1、a2、a3� �・・・のデータのタイミングに対応して、� �2の積分器10-2が、b1、b2、b3、・・・のデータ のタイミングに対応して、第3の積分器10-3が� ��c1、c2、c3、・・・のデータのタイミングに� ��応して、第4の積分器10-4が、d1、d2、d3、・� �・のデータのタイミングに対応する。それ� �れの積分器10は、対応するタイミングまでの デジタル信号の積分値を、サイクル毎にそれ ぞれ出力する。それぞれの積分器10には、サ� ��クル毎に対応するデータが入力されてよい� ��

 例えば第1の積分器10-1は、第1サイクルに� ��いてa1を出力して、第2サイクルにおいてa1� �らa2までのデータを加算した値を出力する。 同様に、第2の積分器10-2は、第1サイクルにお いてa1からb1までのデータを加算した値を出� �して、第2サイクルにおいてa1からb2までのデ ータを加算した値を出力する。他の積分器10� ��同様に、各サイクルにおいて、対応するタ� ��ミングまでのデジタル信号を積分した値を� ��力する。このような処理により、それぞれ� ��積分器10の動作周期を高速化せずに(本例で� ��、元のデジタル信号のデータビット間隔N×T と同程度の動作周期で)、デジタル信号の積� �値を時間方向において高分解能で測定する� �とができる。

 それぞれのレベル比較部20には、対応す� �積分器10が出力する積分値が、所定の参照値 より大きい超過状態になったか否かを比較す る。それぞれのレベル比較部20は、サイクル� ��に比較結果を出力してよい。また、それぞ� ��のレベル比較部20は、図1において説明した� ��ベル比較部20と同一であってよい。

 それぞれのタイミング情報生成部90には� �対応する積分器10が出力する積分値、及び、 当該積分器10に対応するタイミングの直前の� ��イミングに対応する積分器10が出力する積� �値が入力される。つまり、それぞれのタイ� �ング情報生成部90には、図1に関連して説明� �たタイミング情報生成部90と同様に、積分器 10が各サイクルで出力する積分値と、データ� ��隔Tで遅延させた積分値とが与えられる。そ れぞれのタイミング情報生成部90は、図1に関 連して説明したタイミング情報生成部90と同� ��に、直前のタイミングに対応する積分器10� �出力が参照値に到達せず、対応する積分器10 の出力が参照値に到達した場合に、前者の積 分値と参照値の差と、後者の積分値と参照値 の差の比率に応じたタイミングを算出して、 タイミング情報を生成してよい。

 つまり、それぞれのタイミング情報生成� ��90は、周期N×Tのうち、対応する期間Tにおい て積分値が参照値を超えた場合に、当該期間 内のいずれのタイミングで積分値が参照値を 超えたかを示すタイミング情報を生成する。 このため、周期N×Tのいずれかのサイクルに� �いて積分値が参照値を超えた場合に、当該� �イクル内のいずれのタイミングで積分値が� �照値を超えたかを、複数のタイミング情報� �成部90がサイクル毎に出力するそれぞれのタ イミング情報から、サイクル毎に検出するこ とができる。

 フィードバック部40は、複数のレベル比� �部20における比較結果に基づいて、それぞれ の積分器10における積分値から、予め定めら� ��た値を減じる。また、フィードバック部40� �、複数のレベル比較部20のいずれかが超過状 態を検出した場合に、いずれのレベル比較部 20が超過状態を検出したかに応じたタイミン� ��で、それぞれの積分値から予め定められた� ��を減じてよい。

 本例のフィードバック部40は、サイクル� �に与えられるタイミング情報に応じたタイ� �ングで、それぞれの積分器10に入力されるデ ジタル値から所定値を減じることにより、そ れぞれの積分値から所定値を減じる。より具 体的には、タイミング情報において、論理値 が0から1に遷移するビット位置に応じたタイ� ��ングで、それぞれの積分器10に入力される� �ジタル値から所定値を減じてよい。

 フィードバック部40は、デジタル遅延器60 及びレベル減算器70を有する。デジタル遅延� ��60は、サイクル毎に与えられるタイミング� �報に応じたタイミングで、所定のデジタル� �を生成する。当該デジタル値は、例えばレ� �ル比較部20における参照値に応じて定められ てよい。例えば、各レベル比較部20における� ��照値は同一であり、当該デジタル値も、こ� ��らの参照値と同一であってよい。また、デ� ��タル遅延器60は、超過状態が継続した期間� �応じたデジタル値を生成してもよい。

 レベル減算器70は、補間器30と、それぞれ の積分器10との間に設けられる。レベル減算� ��70は、それぞれの積分器10に入力するデジタ ル値から、デジタル遅延器60が出力するデジ� ��ル値を減じて、積分器10に入力する。

  また、フィードバック部40は、レベル減 算器70においてデジタル値を減じる周期によ� ��、積分波形が発振しないように、可変遅延� ��路52に設定する遅延量に、所定のオフセッ� �値を加算してもよい。例えば、レベル減算� �70においてデジタル値が減算される周期が、 デジタル信号の周期と異なる値となるように 、所定のオフセット値を加算してよい。

 タイミング発生部50は、複数のタイミン� �情報生成部90からのタイミング情報を受け取 り、タイミング情報に応じた位相のパルス信 号を生成する。タイミング発生部50は、サイ� ��ル毎に受け取る複数のタイミング情報に基� ��いて、周期N×Tのいずれかのサイクルにおい て積分値が参照値を超えた場合に、当該サイ クル内のいずれのタイミングで積分値が参照 値を超えたかを検出してよい。そして、例え ばタイミング発生部50は、サイクル毎に与え� ��れるパルスを、上述したように検出したタ� ��ミングに基づいて遅延させることにより、� ��該パルス信号を生成してよい。このような� ��理により、複数のタイミング情報生成部90� �出力するデジタル情報を、時間軸における� �ナログ量に変換することができる。

 信号処理部80は、タイミング発生部50が出 力するパルス信号に基づいて、アナログ信号 を生成する。例えば信号処理部80は、パルス� ��号の所定の周波数成分を通過させるローパ� ��フィルタを有してよい。信号処理部80は、� �来のデルタシグマ変調を利用したDA変換器の 信号処理部と同様の構成を有してよい。

 このように、複数の積分器10、タイミン� �情報生成部90、及びレベル比較部20を並列に� ��け、時間軸における積分範囲を徐々にずら� ��た積分値を並列に生成することにより、そ� ��ぞれの積分器10、タイミング情報生成部90、 及びレベル比較部20における動作速度を抑え� ��つ、高分解能のデジタル信号を生成するこ� ��ができる。

 図5は、複数の積分器10の構成の一例を示� ��図である。但し、積分器10の構成は、本例� �限定されない。上述した積分器10の機能を果 たす、多様な構成を採用してよい。それぞれ の積分器10は、第1加算部14、第2加算部16、及� ��遅延部12を有する。但し、いずれか一つの� �分器10は、第2加算部16を有さなくてよい。本 例では、サイクル内のタイミングのうち、最 も早いタイミングに対応する第1積分器10-1が� ��第2加算部16を有さない。

 それぞれの積分器10には、対応するタイ� �ングのデータが、周期N×Tのサイクル毎に入� ��される。例えば第1積分器10には、a1、a2、a3� ��・・・のデータがサイクル毎に順次入力さ� ��る。また、第2積分器10には、b1、b2、b3、・� ��・のデータがサイクル毎に順次入力される� ��

 それぞれの第2加算部16は、前段の積分器1 0における第2加算部16が出力するデータと、� �己の積分器10に入力されるデータとを加算す る。但し、第2積分器10-2の第2加算部16は、第1 積分器10-1及び第2積分器10-2に入力されるデー タを加算する。

 それぞれの第1加算部14は、対応する第2加 算部16が出力するデータ(第1積分器10-1におい� ��は、第1積分器10-1に入力されるデータ)と、� ��サイクルにおいて、最終段の積分器10の第1� ��算部14が出力したデータとを加算する。そ� �ぞれの遅延部12は、最終段の積分器10の第1加 算部14が出力したデータを、所定の時間遅延� ��せて、対応する第1加算部14に入力する。こ� ��で、所定の時間は、図4に示したように、元 のデジタル信号のデータビット間隔N×Tであ� �てよい。

 このような構成により、図3及び図4にお� �て説明したように、それぞれの積分器10の動 作周期を、元のデジタル信号のデータビット 間隔N×Tと同程度の動作周期に抑えつつ、デ� �タル信号の積分値を時間方向において高分� �能で測定することができる。また、それぞ� �の積分器10の出力を、対応するレベル比較部 20と対応するタイミング情報生成部90に与え� �ことで、それぞれのレベル比較部20における 比較周期を、元のデジタル信号のデータビッ ト間隔N×Tと同程度に抑えつつ、積分値が参� �値を超えたタイミングを、時間方向におい� �高分解能で検出することができる。

 図6は、タイミング発生部50の構成の一例� ��示す図である。タイミング発生部50は、可� �遅延回路52及び設定部54を有する。可変遅延� ��路52は、基準クロックを遅延させて出力す� �。基準クロックの周期は、例えば図1の例で� ��、デジタル信号のデータビット間隔Tと等し くてよい。また、図3の例では、元のデジタ� �信号のデータビット間隔N×Tと等しくてよい� ��また、設定部54は、可変遅延回路52における 遅延量を、タイミング情報に基づいて設定す る。例えば設定部54は、基準クロックのサイ� ��ル毎にタイミング情報を受け取り、それぞ� ��のタイミング情報に基づいて、基準クロッ� ��の次のサイクルに対する、可変遅延回路52� �遅延量を設定してよい。また、設定部54は、 タイミング情報において、論理値の遷移が検 出されない場合、次のサイクルにおける、基 準クロックのパルスを出力させないように、 可変遅延回路52を制御してよい。

 以上説明したように、本発明の実施の形� ��によれば、デルタシグマ方式のDA変換器に� �いて、デジタル信号の積分の時間分解能を� �上させることができる。このため、精度よ� �アナログ信号を生成することができる。

 以上、本発明を実施の形態を用いて説明し� ��が、本発明の技術的範囲は上記実施の形態� ��記載の範囲には限定されない。上記実施の� ��態に、多様な変更または改良を加えること� ��可能であることが当業者に明らかである。� ��の様な変更または改良を加えた形態も本発� ��の技術的範囲に含まれ得ることが、請求の� ��囲の記載から明らかである。