図6は、本発明のデータ送信回路の原理構 成ブロック図である。同図においてデータ送 信回路1は、反射抑制成分生成回路2、データ� ��力回路3、およびプリエンファシス成分生成 回路4を備える。

 反射抑制成分生成回路2は、後述する実施 例においてはリフレクション・データ・パス 回路であり、例えば複数のフリップ・フロッ プ、およびセレクタによって構成され、過去 の送信データを時間的に遅延させて、伝送線 路上に存在する特性インピーダンスの不連続 に起因する反射を抑制するための反射抑制成 分として出力するものである。

 データ出力回路3は、例えば出力ドライバ であり、受信側に現時点で送信すべきデータ を、例えばメイン・ドライバによって増幅し 、また反射抑制成分をリフレクション・キャ ンセレーション用サブ・ドライバによって増 幅し、それらの増幅結果を電流的に加算して 伝送線路に出力するものである。

 さらにプリエンファシス成分生成回路4は 、伝送線路などの損失による符号間干渉を抑 制するためのプリエンファシス成分を生成す る、例えばメイン・データ・パス回路であり 、例えば複数のフリップ・フロップによって 構成され、現時点で受信側に送信すべきデー タに加えて、過去の送信データを時間的に遅 延させて出力するものである。この出力に対 応して、データ出力回路3は、前述のように� �その内部のメイン・ドライバによって現時� �の出力データを増幅し、プリエンファシス� �サブ・ドライバによって時間的に遅延した� �ータを増幅し、前述の反射抑制成分の増幅� �果と電流的に加算し、伝送線路に出力する� �

 図7は、本発明の反射成分抑制方式を用い るデータ送受信システムの基本構成図である 。同図において、送信回路(Tx)5と受信回路(Rx) 6との間に特性インピーダンスの不連続7が存� ��するが、本発明においては送信側に反射成� ��を除去するためのリフレクション・キャン� ��レーション8を備え、送信回路5とリフレク� �ョン・キャンセレーション8の出力を加算器9 によって加算し、伝送線路に出力することに よって、不連続7に起因する反射成分、すな� �ち伝送線路やケーブルの途中における不連� �点からの反射成分を効率よく除去すること� �できる。

 これによって受信回路6側における回路規 模の増大という問題点が避けられるとともに 、受信回路6の設計の自由度が大きくなる。� �た送信回路5側で送信に用いるデータの論理� ��は常に正しく、このデータに基づいて行わ� ��るリフレクション・キャンセレーション8の ためのIIRフィルタ内の計算結果も常に妥当で あり、正しい反射抑制を行うことができる。

 図8は、本発明の第1の実施例における送� �回路の構成ブロック図である。同図におい� �送信回路10は、試験用の擬似信号を発生する PRBS(プシュード・ランダム・ビット・シーケ� ��ス)データパターン生成回路11、2つのセレク タ12、13、先入れ先出しメモリ(FIFO)14、マルチ プレクサ15、分周回路16、メイン・データ・� �ス回路17、リフレクション・データ・パス回 路18、および出力ドライバ19を備え、分周回� �16は、例えば送信回路10の外部のPLL回路20に� �続されている。

 セレクタ12は、PRBSデータパターン生成回� ��11の出力、または外部から与えられる送信� �のパラレルデータとしてのユーザデータの� �ずれかを選択して出力する。PRBSデータパタ� ��ン生成回路11は、PLL回路20によって生成され たクロックの、分周回路16による分周結果と� ��ての低速クロックに同期して動作する。

 セレクタ13は、セレクタ12に与えられるユ ーザデータと同期したクロックとしてのユー ザクロックと、分周回路16によって出力され� ��低速クロックのいずれかを選択して出力す� ��が、セレクタ12とセレクタ13の選択制御は、 外部から与えられるデータ・セレクタ・シグ ナルによって制御される。

 セレクタ12、および13の出力は、先入れ先 出しメモリ(FIFO)14に与えられる。このFIFO14は� ��クロック乗せ換えを目的とするものであり� ��外部から与えられるユーザデータ、またはP RBSデータパターン生成回路11の出力する試験� ��データを、分周回路16の出力する低速クロ� �クに同期させてマルチプレクサ15に出力する 。マルチプレクサ15によってシリアル化され� ��データ(MUXDT)は、メイン・データ・パス回路 17と、リフレクション・データ・パス回路18� �に与えられる。

 メイン・データ・パス回路17は、後述する� �うにシリアルデータMUXDTを1クロック単位に� �延させる複数のフリップ・フロップによっ� �構成され、出力ドライバとともに等化回路� �1つの機能としてのプリエンファシス機能を� ��現するものである。プリエンファシス機能� ��、前述の符号間干渉(ISI)成分をキャンセル� �てデータに含まれる高周波成分を強調し、� �5で説明したデータ振幅a ₀ のピークの立ち上がりをより急峻にするもの である。

 リフレクション・データ・パス回路18は� �後述するように複数のセレクタと多数のフ� �ップ・フロップによって構成され、出力ド� �イバ19とともに伝送線路やケーブルの途中に おけるインピーダンスの不連続点からの反射 成分を除去するためのIIRフィルタを構成する ものである。

 出力ドライバ19は、伝送線路に送信(Tx)デ� ��タを出力するものであるが、後述するよう� ��メイン・データ・パス回路17から出力され� �現在時刻の送信データに対応するメイン・� �ライバと、メイン・データ・パス回路17、リ フレクション・データ・パス回路18によって� ��力される複数の遅延信号成分に対応する複� ��のサブ・ドライバを備えている。

 図9は、図8におけるメイン・データ・パス� �路17の構成を示す。メイン・データ・パス回 路17は、図8のマルチプレクサ15の出力するデ� ��タMUXDTが入力される三段のフリップ・フロ� �プ(FF)22 _a から22 _c によって構成されている。これら3個のFF22 _a から22 _c は、PLL回路20の出力する高速クロックの立ち� ��がりエッジに同期して入力データを取り込� ��ものである。この高速クロックCLKの周波数� ��、例えば送信回路10の出力データレートに� �当するものであり、出力Txデータのレートが 5Gb/sであればCLKの周波数は5GHzである。

 図9のメイン・データ・パス回路の動作につ いて図10のタイミングチャートを用いて説明� ��る。マルチプレクサ15から出力されるデー� �MUXDTは、そのまま現在時刻の送信データx[n]� �して用いられる。FF22 _a から出力されるデータは、現在時刻の送信デ ータを1クロック分遅延(D)させたD ¹ x[n]となり、同様にFF22 _b からはD ² x[n]、FF22 _c からはD ³ x[n]が出力され、メイン・データ・パス回路17 からは、現在時刻の送信データx[n]とともに� �x[n]を基準とした過去3クロック分、すなわち 過去3UI分のデータが出力される。

 図11は、図8のリフレクション・データ・パ� ��回路18の構成ブロック図である。同図にお� �てリフレクション・データ・パス回路18は、 6個のセレクタ26 _a から26 _f 、これらのセレクタの前段に備えられるそれ ぞれ複数の6個のFF群25 _a から25 _f 、セレクタ26 _f の出力が、順次入力される7段のFF28 _a から28 _g によって構成されている。ここで例えばFF群2 5 _a の2FF、25 _b の4FFはそれぞれ2個のFF、4個のFFが直列接続さ れていることを示す。他の8FF25 _c などについても同様である。

 図11における各セレクタ26 _a から26 _f に対する選択制御信号として、外部からセレ クタ・シグナルが与えられるが、このリフレ クション・データ・パス回路の動作について 図12のタイミングチャートを用いて説明する� ��図8のマルチプレクサ15から出力されたデー� ��MUXDTは、2FF25 _a によって2クロック分遅延させられた信号DLY2D Tとしてセレクタ26 _a に与えられる。セレクタ26 _a から26 _f は、外部から与えられるセレクタ・シグナル に従ってそれぞれ2つの入力の何れかを選択� �て出力することになり、最終段のセレクタ26 _f の出力信号は、このセレクタ・シグナルの値 に対応してマルチプレクサ15の出力データMUXD Tとしてのx[n]を、一般的にNクロック分だけ遅 延させたD ^N x[n]として表現される。

 セレクタ26 _f の出力データは7段のFF28 _a から28 _g に順次入力され、結果としてリフレクション ・データ・パス回路18からは、セレクタ26 _f の出力としてのD ^N x[n]から、その信号を1クロック分ずつ遅延さ� ��た信号としてのD ^N+1 x[n]からD ^N+7 x[n]までの信号が出力される。すなわちリフ� �クション・データ・パス回路18からは、現在 の送信信号x[n]をNクロック分だけ遅延させたD ^N x[n]と、この信号を基準とした過去7UI分のデ� �タが出力されることになる。

 図13は、図8の出力ドライバ19の構成回路� �である。同図において出力ドライバ19は、1� �のメイン・ドライバ31、3個のプリエンファ� �ス用サブ・ドライバ32、8個のリフレクショ� �・キャンセレーション用サブ・ドライバ33、 および2つの抵抗34、35によって構成されてい� ��。ここで合計12個のドライバは基本的に同� �の差動増幅器によって構成され、各ドライ� �に対するゲインの制御は、外部から与えら� �るバイアス・コントロール・シグナルによ� �て、各ドライバのバイアス電流を調整する� �とによって行われる。

 図13においてメイン・ドライバ31は、図9の� �イン・データ・パス回路17の出力のうちの現 在時刻の送信データx[n]に対応するドライバ� �あり、またプリエンファシス用サブ・ドラ� �バ32、すなわち3個のサブ・ドライバ32はFF22 _a から22 _c の出力する、現在時刻の送信データx[n]を基� �とした過去3UI分のデータに対応するドライ� �であり、さらにリフレクション・キャンセ� �ーション用サブ・ドライバ33、すなわち8個� �サブ・ドライバ33は図11のリフレクション・� ��ータ・パス回路18によって出力されるD ^N x[n]からD ^N+7 x[n]に対応するドライバであり、合計12個のド ライバの出力はそれぞれ抵抗34、35に接続さ� �、電流の加算が行われる。なお各ドライバ� �ゲインの制御はIIRフィルタのタップ係数の� �整に相当する。

 以上のように第1の実施例によれば、メイ ン・データ・パス回路17の出力のうちで、現� ��時刻の送信データがメイン・ドライバ31を� �して、またプリエンファシス機能を実現す� �ためのデータ成分がプリエンファシス用サ� �・ドライバ32を介して、さらに伝送線路やケ ーブル上の特性インピーダンスの不連続に起 因する反射成分を除去するための反射抑制成 分がリフレクション・キャンセレーション用 サブ・ドライバ33を介して、出力ドライバ19� �ら出力されることになる。

 次に本発明の第2の実施例について図14か� ��図18を用いて説明する。この第2の実施例は� ��実際のインプリメントを比較的容易にする� ��めの実施例であり、送信回路における内部� ��号のデータとクロックの周波数を、実際の� ��信データのデータレートに対応する周波数� ��り低く抑えることによって、回路規模の増� ��はあるものの、より実現しやすいものとな� ��。

 図14は、第2の実施例における送信回路の� ��成ブロック図である。同図を第1の実施例に 対する図8と比較すると、図8ではマルチプレ� ��サ15の出力がそのまま同時にメイン・デー� �・パス回路17とリフレクション・データ・パ ス回路18とに出力されるのに対して、図14で� �マルチプレクサ37が4入力、2出力の動作を行� ��、一方の出力MUXDT0がメイン・データ・パス� ��路17とリフレクション・データ・パス回路18 とにそのまま与えられるのに対して、他方の 出力は新たに追加されたフリップ・フロップ 38に与えられている点が基本的に異なってい� ��。

 またメイン・データ・パス回路17、リフ� �クション・データ・パス回路18、フリップ・ フロップ38などに与えられるクロックとして� ��前述のように、第1の実施例における5GHzの� �分、すなわち2.5GHzの周波数の2相クロックが� ��いられる。PLL回路36から出力される2相クロ� ��クのうちCLK0を正相クロックとすると、CLK180 は逆相、すなわち180度位相のずれたクロック であり、メイン・データ・パス回路17、リフ� ��クション・データ・パス回路18に対しては� �れらの2相クロックCLK0/CLK180が与えられるの� �対して、フリップ・フロップ38に対してはCLK 180だけが与えられる。

 さらに図14の送信回路内のメイン・デー� �・パス回路17、リフレクション・データ・パ ス回路18の構成要素としてのフリップ・フロ� ��プの中には、クロックの立ち上がりエッジ� ��同期して入力データを取り込むフリップ・� ��ロップと、クロックの立下りエッジに同期� ��て入力データを取り込むフリップ・フロッ� ��の2種類が用いられ、この点もすべてのフリ ップ・フロップがクロックの立ち上がりエッ ジでデータを取り込むものであった第1の実� �例との相違となる。その詳細については後� �する。

 図15は、図14の送信回路の内部のメイン・ データ・パス回路17の構成ブロック図である� ��このメイン・データ・パス回路17に対して� �、図14で説明したようにマルチプレクサ37か� ��の出力の1つのMUXDT0と、フリップ・フロップ 38の出力としてのMUXDT180とが入力され、また� �ロック信号として2相クロックCLK0、およびCLK 180が与えられる。

 メイン・データ・パス回路17は、それぞれ6� ��のフリップ・フロップによって構成される2 つのFF群39 ₁ 、39 ₂ と、8入力、4出力のセレクタ44によって構成� �れる。FF群39 ₁ はタイミング調整用の直列に接続された3個� �FF40 _a から40 _c 、およびその後段の3つのFF41 _a から41 _c によって構成されている。タイミング調整用 の3つのFF40 _a から40 _c は、後述するリフレクション・データ・パス 回路18の詳細構成において、インプリメント� ��必要なFFとして挿入される3つのFFに対応す� �ものであり、出力データのタイミングを合� �せるためのものである。

 後段の3つのFF41 _a から41 _c のうちで、2つのFF41 _a と41 _c はクロックの立下りエッジで入力データを取 り込む、すなわち負論理で動作するFFであり� ��これに対してFF41 _b 、タイミング調整用の3つのFF40 _a から40 _c は、すべてクロックの立ち上がりエッジで入 力データを取り込むFFである。またクロック� ��号としては、2相クロックのうち、CLK0がFF群 39 ₁ とセレクタ44に、逆相のCLK180がFF群39 ₂ に与えられる。

 図15のメイン・データ・パス回路17の動作に ついて図16のタイミングチャートを用いて説� ��する。前述のように図15のFF群39 ₁ に対しては入力データとしてMUXDT0が与えられ 、図14のマルチプレクサ37から出力される1個� ��きのデータD0、D2、D4,...がタイミング調整用 の3個のFF40 _a から40 _c の間で順次シフトされ、2相クロックのうち� �正相クロックCLK0の4周期目に、最初のデータ D0がデータDT0としてセレクタ44に与えられる� �

 このデータDT0は、2つのFF41 _a と41 _b にも入力されるが、FF41 _a は負論理で動作するものであり、クロックCLK 0の立下りエッジでFF41 _a に取り込まれ、データDT0_Aとしてセレクタ44� �与えられる。一方FF41 _b に入力されるデータD0は、クロックCLK0の5周� �目の立ち上がりエッジでFF41 _b に取り込まれ、データDT0_Bとしてセレクタ44� �出力される。さらにこのデータD0は同時にFF4 1 _c に入力され、CLK0の5周期目の立下りエッジで� ��り込まれ、データDT0_Cとしてセレクタ44に出 力される。以後のデータD2以降のFF間でのシ� �ト、およびセレクタ44への出力動作は同様で あり、その説明を省略する。

 一方FF群39 ₂ に入力されるデータMUXDT180は図14で説明した� �うにFF38の出力であり、FF38はマルチプレクサ 37から出力される1個おきのデータD1、D3、D5,.. を2相クロックのうちの逆相クロックCLK180の� �ち上がりエッジで取り込み、取り込まれた� �ータはタイミング調整用の3個のFF42 _a から42 _c の間で順次シフトされ、そして最初のデータ D1は逆相クロックCLK180の4周期目にDT180として� ��レクタ44に出力される。以下の動作はFF群39 ₁ に対すると同様であり、その説明を省略する 。

 セレクタ44からのデータの最初の出力タイ� �ングは正相クロックCLK0の6周期目の立ち上が りエッジとなる。この時点から6個のFF41 _a から41 _c 、43 _a から43 _c の保持するデータが出力されており、最初の 出力タイミングでは現在時点の出力データx[n ]としてFF42 _c の出力するデータD3、1クロック周期遅れたデ ータD ¹ x[n]としてFF41 _a の出力するD2、2クロック周期分遅れたデータ D ² x[n]としてFF43 _b の出力するデータD1、3クロック周期分遅れた データD ³ x[n]としてFF41 _c の出力するデータD0が出力される。これによ� ��て現在の出力データx[n]と、x[n]を基準とし� �過去3UI分のデータが出力される。

 図17は、図14のリフレクション・データ・パ ス回路18の詳細構成回路図である。同図にお� ��てリフレクション・データ・パス回路は、� ��15のメイン・データ・パス回路と同様に、� �14のセレクタ37の出力データMUXDT0と正相クロ� ��クCLK0が与えられる回路ブロック45 ₁ 、FF38の出力としてのMUXDT180と、逆相クロック CLK180が与えられる回路ブロック45 ₂ 、およびクロック信号として正相クロックCLK 0が与えられる16入力、8出力のセレクタ55によ って構成されている。

 図17において、例えば回路ブロック45 ₁ の入力側のそれぞれ1つ以上のFFによって構成 される6個のFF群46 _a から46 _f 、6段のセレクタ47 _a から47 _f を含む部分の構成は第1の実施例に対する図11 の入力側の構成と部分的に類似している。ま た出力側の6個のFF49 _a から49 _g までの構成は、図15のメイン・データ・パス� ��路17の内部の、例えば3つのFF41 _a から41 _c の構成に類似している。

 明らかに異なる構成として、3つのFF48 _a から48 _c がそれぞれ2段接続のセレクタの後に追加さ� �ている。これら3つのFFはインプリメントの� �合上挿入されているものである。回路ブロ� �ク45 ₁ の内部で、例えば点aから点cまでのデータ転� ��パスを考え、この転送パスの中の4つのセレ クタ47 _c から47 _f がすべて上側のデータパスを選択した場合を 考える。この時FF48 _b 、および48 _c が存在しない場合には、1クロック周期内で� �aから点cまでデータ転送を行う必要がある。 ここではこのデータパスは4つのセレクタに� �って構成され、このデータパスに対して直� �に接続される組合せ論理回路を経由して行� �れる必要があり、そのような組合せ論理回� �の数が多くなると、クロック1周期以内で点a から点cまでデータを転送することは不可能� �なる。そのためこのようなデータパスにお� �るデータ転送を確実に行うために、セレク� �2段毎にタイミング調整用のFF48 _a から48 _c が挿入されている。すなわちこれらのFF48 _a から48 _c は、図15の例えばFF群39 ₁ の内部の3つのFF40 _a から40 _c に対応するものである。なお、ここではセレ クタ2段毎にタイミング調整用のFFが挿入され ているが、これについては当然インプリメン トのテクノロジに依存する。

 図17においては2つの回路ブロック45 ₁ 、45 ₂ が図15のメイン・データ・パス回路17と同様� �備えられており、このため第1の実施例に対� ��る図11と比較すると、1つ以上のFFによって� �成される6個のFF群46 _a から46 _f をそれぞれ構成するFFの数が、図11の6個のFF� �25 _a から25 _f の各FF群のFFの数のそれぞれ半分になってい� �。またここには図示していないが5個のFF群46 _b から46 _f を構成するFFは、それぞれそのFF群のうちの� �数のFFが正論理で動作し、半分は負論理で動 作するFFによって構成され、図15の2つのFF41 _b と41 _c のように、正論理と負論理のFFが交互に1つず つ接続される形式となっている。

 図17のリフレクション・データ・パス回路18 の動作について図18のタイミングチャートを� ��いて説明する。図17において、例えば回路� �ロック45 ₁ に入力されるデータMUXDT0が入力されてからFF4 8 _c から出力されるまでの遅延時間は、第1の実� �例に対する図11におけると同様に、各セレク タ47 _a から47 _f に与えられる選択制御信号、すなわちセレク タ・シグナルによって決定される。ここでは この遅延時間は、例えば第1の実施例に対応� �る図11と同様に、2つの回路ブロック45 ₁ 、45 ₂ 全体でNクロック周期分とする。

 例えば回路ブロック45 ₁ の内部のFF48 _c に最初に取り込まれたデータD0は、データRFDT 0_Aとしてセレクタ55に出力される。このデー� ��は同時にFF49 _a にも入力され、クロックの立下りエッジ、す なわちクロック周期で半周期後に、FF49 _a からRFDT0_Bとしてセレクタ55に出力される。以 後の動作は図16に対すると同様であるので、� ��の詳細な説明は省略する。

 回路ブロック45 ₂ 側でも同様の動作が行われる。回路ブロック 45 ₂ に対しては、図15のFF群39 ₂ に対すると同様に、図14のFF38の出力するデー タMUXDT180、クロックとして逆相クロックCLK180� ��与えられ、外部から与えられるセレクタ・� ��グナルによって決定される遅延時間の後に� ��最初の入力データD1がFF53 _c からデータRFDT180_Aとしてセレクタ55に出力さ� ��、またその半クロック周期後にFF54 _a からデータRFDT180_Bとしてセレクタ55に出力さ� ��る。

 図16におけると同様に、2つの回路ブロック4 5 ₁ 、45 ₂ の中からそれぞれ8個のデータがセレクタ55に 与えられた時点で、セレクタ55はクロックCLK0 の立ち上がりエッジに同期して16個のデータ� ��ら8個を選択し、後段の出力ドライバ19に出� ��する。最初に出力される8個のデータはD ^N x[n]に相当するD7、およびD ^N x[n]を基準とした過去7UI分のデータ、D6からD0� ��でである。

 メイン・データ・パス回路17、およびリ� �レクション・データ・パス回路18の後段の出 力ドライバ19の構成は第1の実施例に対する図 13と同一であり、その説明を省略する。

 図19は、第3の実施例における送信回路の� ��成ブロック図である。この第3の実施例では 、例えば第1の実施例よりも伝送線路やケー� �ル上の特性インピーダンスの不連続点から� �反射をより効率的に抑制するために、リフ� �クション・データ・パス回路から出力され� �反射抑制成分データの出力タイミングを微� �整可能とする目的でフェーズ・インタポレ� �タ(PI)60が、図8の構成に加えて追加されてい� ��。

 すなわち図5で説明したように、伝送線路101 からの反射成分は一般的に本来の出力データ 、すなわちピークa ₀ の位置から時間的に遅れているが、この遅れ は伝送線路やケーブルの長さなどに依存する ものである。そこでリフレクション・データ ・パス回路18が出力する反射抑制用のデータ� ��分の出力タイミングを、この反射成分の時� ��的位置にあわせることによって、反射抑制� ��より有効に行うことが可能となる。

 図19の第3の実施例では、送信回路の外部� ��PLL回路61は第2の実施例で説明した正相クロ� ��ク、すなわち0度位相のクロック、および逆 位相、すなわち180度位相のクロックに加えて 、正相クロックと90度位相のずれた90度位相� �クロック、および正相クロックと270度位相� �ずれた270度位相のクロック、すなわち4相ク� ��ックを送信回路に供給するものとする。

 送信回路の内部では、供給される4相クロ ックのうちで0度位相のクロックは第1の実施� ��に対する図8におけると同様にメイン・デー タ・パス回路17に与えられるが、リフレクシ� ��ン・データ・パス回路18にはPI60の出力する� ��ロックが供給される。PI60は4相クロックの� �力に対応して、補間によって任意の位相の� �ロックを生成し、そのクロックがリフレク� �ョン・データ・パス回路18に供給されること によって、反射抑制用のデータ成分の出力位 相、すなわち出力タイミングの微調整が行わ れ、反射抑制がより高精度に行われる。

 最後に本発明の効果について図20、およ� �図21を用いて説明する。これらの図は前述の 第2の実施例に対応して得られたものであり� �5Gb/sのデータ転送レートを用いて、図4の受� �回路(Rx)102の入力側のモニタの位置で得られ� ��データアイ波形である。そして伝送線路側� ��らの反射成分が送信回路側に到達するよう� ��、伝送線路の本来の特性インピーダンス50ω と異なる終端抵抗を、図4のモニタの位置に� �続した場合の波形例である。

 図20は終端抵抗の値を22ωとしたものであ� ��、(a)はメイン・データ・パス回路、すなわ� ��プリエンファシス機能と、リフレクション� ��データ・パス回路、すなわち反射抑制機能� ��いずれも使用しない場合の波形であり、(b)� ��プリエンファシスの機能のみを有効にした� ��合、(c)はプリエンファシスの機能と反射抑� ��の機能の両方を有効にした場合の波形であ� ��。図21は終端抵抗の値を200ωとした場合の波 形を示し、いずれの終端抵抗を用いても、送 信回路側にIIRフィルタを備えることによって 、反射抑制が有効に行われることが明らかと なった。