Der Erfindung liegt die Aufgabe zugrunde, ein Decoderelement anzugeben, welches in Abhängigkeit von Eingangssignalen ein Ausgangssignal mit drei unterschiedlichen Potentialen an ei- nem Ausgang erzeugt.

Diese Aufgabe wird mit einem Decoderelement gemäß Patentan- spruch 1 gelöst. Vorteilhafte Aus-und Weiterbildungen der Erfindung sind Gegenstand abhängiger Ansprüche.

Eine Decodergruppe, die zwei der erfindungsgemäßen Decodere- lemente aufweist, bei denen die dritten und vierten Anschlüs- se jeweils miteinander verbunden sind, ermöglicht vorteilhaft die Erzeugung zweier Ausgangssignale an zwei verschiedenen Ausgängen mit jeweils drei unterschiedlichen Potentialen.

Eine Decoderschaltung mit zwei der erfindungsgemäßen Decoder- gruppen, bei denen die vierten Anschlüsse aller vier Decoder- elemente miteinander verbunden sind, ermöglicht vorteilhaft die Erzeugung von vier Ausgangssignalen an vier Ausgängen mit jeweils drei unterschiedlichen Potentialen.

Die Erfindung wird im folgenden anhand der Figuren näher er- läutert. Es zeigen : Figur 1 ein Ausführungsbeispiel einer Decodergruppe mit zwei Decoderelementen, Figur 2 ein Ausführungsbeispiel einer Decoderschaltung mit zwei Decodergruppen gemäß Figur 1,

Figur 3 ein anderes Ausführungsbeispiel einer Decoderschal- tung mit zwei Decodergruppen, die ein anderes Aus- führungsbeispiel der Decoderelemente aufweisen, Figur 4 eine Decoderschaltung mit zwei Decoderschaltungen gemäß Figur 3, Figur 5 ein Ausführungsbeispiel einer Schaltung für die Er- zeugung eines Potentials an einem dritten Anschluß der Decoderelemente aus Figur 3, Figur 6 Potentiale an Anschlüssen der Decoderelemente aus Figur 1 zur Erzeugung dreier unterschiedlicher Po- tentiale an einem Ausgang der Decoderelemente und Figur 7 Potentiale an den Anschlüssen der Decoderelemente aus Figur 3 zur Erzeugung dreier unterschiedlicher Potentiale am Ausgang der Decoderelemente.

Figur 1 zeigt eine Decodergruppe DG mit zwei Decoderelementen DE mit jeweils einem Ausgang WLO, WL1. Jedes Decoderelement DE weist zwischen einem ersten Anschluß 1 und Masse (OV) eine Reihenschaltung aus einem ersten Transistor Tl vom p-Kanal- Typ und einem zweiten Transistor T2 vom n-Kanal-Typ auf. Die Drains der beiden Transistoren Tl, T2 sind mit dem Ausgang WLi des Decoderelements DE verbunden. Weiterhin ist ein zwei- ter Anschluß 2 jedes Decoderelements DE über einen dritten Transistor T3 vom p-Kanal-Typ und einen vierten Transistor T4 vom n-Kanal-Typ mit einem dritten Anschluß 3 verbunden, wobei bei diesem Ausführungsbeispiel an den dritten Anschlüssen 3 jeweils ein Potential von-2V anliegt. Das Gate des vierten Transistors T4 ist mit dem Ausgang WLi verbunden. Außerdem ist der Ausgang WLi über einen fünften Transistor T5 vom n- Kanal-Typ mit dem dritten Anschluß 3 verbunden. Das Gate des fünften Transistors T5 ist mit den Drains des dritten T3 und vierten T4 Transistors verbunden. Ein vierter Anschluß 4 je-

des Decoderelements DE ist mit den Gates des ersten Tl, des zweiten T2 und des dritten T3 Transistors verbunden. Beim Ausführungsbeispiel gemäß Figur 1 sind die vierten Anschlüsse 4 der beiden Decoderelemente DE miteinander verbunden.

Jedes Decoderelement DE aus Figur 1 dient zur Erzeugung eines Ausgangssignals an seinem jeweiligen Ausgang WLi, das in Ab- hängigkeit von den Signalen an den vier Anschlüssen 1, 2,3, 4 drei verschiedene Potentiale annehmen kann. Figur 6 ist die Erzeugung dieser Ausgangssignale in Abhängigkeit der Ein- gangssignale an den Anschlüssen zu entnehmen. Da das Potenti- al am dritten Anschluß 3 bei diesem Ausführungsbeispiel kon- stant auf-2V liegt, wurde es in Figur 6 nicht separat aufge- führt.

Figur 6 ist zu entnehmen, daß am Ausgang WLi ein Potential von OV erzeugt wird, wenn am vierten Anschluß 4 4V anliegen (Decoderelement deaktiviert) und am ersten 1 und zweiten 2 Anschluß Potentiale anliegen, die höchstens 4V zuzüglich der Einsatzspannung UT des ersten Tl bzw. dritten T3 Transistors betragen.

Sobald das Potential am vierten Anschluß 4 auf-2V wechselt, wird das Decoderelement DE aktiviert und das Potential am Ausgang WLi wird abhängig von den Potentialen am ersten An- schluß 1 und zweiten Anschluß 2. Liegt dann am ersten An- schluß 1 4V und am zweiten Anschluß 2-2V an, ergibt sich am Ausgang WLi ein Potential von 4V. Liegt im aktivierten Zu- stand des Decoderelements DE am ersten Anschluß 1-2V und am zweiten Anschluß 2 4V an, ergibt sich am Ausgang WLi ein Po- tential von-2V.

Die Funktionsweise des Decoderelements DE in Figur 1 ist fol- gende : Wenn am vierten Anschluß 4 4V anliegen, sperren der erste Transistor Tl und der dritte Transistor T3, sofern am ersten Anschluß 1 und zweiten Anschluß 2 kein Potential an- liegt, was größer als 4V plus die Einsatzspannung der jewei-

ligen Transistoren ist. Gleichzeitig wird der zweite Transi- stor T2 leitend geschaltet, so daß über ihn Masse (OV) am Ausgang WLi anliegt. Da das Gate des vierten Transistors T4 mit dem Ausgang WLi verbunden ist, liegt Masse auch am Gate des vierten Transistors T4 an, so daß dieser leitend ist. Da- durch liegt das Potential V =-2V des dritten Anschlusses 3 am Gate des fünften Transistors T5 an. Somit ist der fünfte Transistor T5 gesperrt und der dritte Anschluß 3 vom Ausgang WLi elektrisch getrennt.

Liegt am vierten Anschluß 4-2V an und am ersten Anschluß 1 4V sowie am zweiten Anschluß 2-2V, leitet der erste Transi- stor T1, während der zweite Transistor T2 und der dritte Transistor T3 sperren. Somit liegen 4V am Ausgang WLi an, wo- durch auch der vierte Transistor T4 leitend geschaltet wird.

Somit liegt wiederum das Potential V =-2V am Gate des fünf- ten Transistors an, so daß dieser sperrt.

Liegt am vierten Anschluß 4 ein Potential von-2V, am ersten Anschluß 1-2V und am zweiten Anschluß 2 4V an, leitet der dritte Transistor T3, während der erste Transistor T1 und der zweite Transistor T2 sperren. Somit liegen 4V am Gate des fünften Transistors T5 an, so daß dieser leitend geschaltet wird und den dritten Anschluß 3 mit dem Ausgang WLi verbin- det. Daher nimmt der Ausgang WLi ein Potential von-2V an, wodurch gleichzeitig der vierte Transistor T4 gesperrt wird.

Beim Ausführungsbeispiel von Figur 1 ergibt sich bei einem Potential von 4V am vierten Anschluß 4 an beiden Ausgängen WLO, WL1 ein Ausgangssignal mit einem Potential von OV. Wer- den die Decoderelemente DE durch ein Potential von-2V am vierten Anschluß 4 aktiviert, ergibt sich an einem Ausgang WLO ein Potential von 4V und am anderen Ausgang WL1 ein Po- tential von-2V oder umgekehrt, da bei diesem Ausführungsbei- spiel der erste Anschluß 1 des oberen Decoderelementes DE mit dem zweiten Anschluß 2 des unteren Decoderelementes DE und der zweite Anschluß 2 des oberen Decoderelementes mit dem er-

sten Anschluß 1 des unteren Decoderelementes verbunden ist.

Auf diese Weise läßt sich also vorteilhaft erreichen, daß im aktivierten Zustand der Decoderelemente DE an den Ausgängen WLO, WL1 zueinander komplementäre Potentiale anliegen.

Dem ersten Anschluß 1 des oberen Decoderelementes und dem zweiten Anschluß 2 des unteren Decoderelementes DE wird ein erstes Signal DRV zugeführt. Dem zweiten Anschluß 2 des obe- ren und dem ersten Anschluß 1 des unteren Decoderelementes DE wird ein zweites Signal R zugeführt. Dem vierten Anschluß 4 wird ein drittes Signal DECO zugeführt.

Figur 2 zeigt eine Decoderschaltung mit zwei Decodergruppen DG gemäß Figur 1. Jede Decodergruppe DG weist somit zwei der Decoderelemente DE auf. Die beiden Decodergruppen DG sind identisch aufgebaut. Ihren ersten 1 und zweiten 2 Anschlüssen wird auch das erste Signal DRV und das zweite Signal R in der in Figur 1 gezeigten Weise zugeführt. Allerdings wird dem vierten Anschluß 4 der oberen Decodergruppe DG in Figur 2 ein drittes Signal DECO zugeführt, daß sich vom dritten Signal DEC1 der unteren Decodergruppe DG unterscheidet. Die dritten Signale DECO, DEC1 aus Figur 2 werden mittels NAND-Gatter N aus bei diesem Ausführungsbeispiel drei Adreßbits Ao, A1, A2 generiert. Während das obere dritte Signal DECO nur dann ei- nen niedrigen Pegel von-2V aufweist, wenn die drei Adreßbits Ao, A1, A2 einen hohen Pegel aufweisen, weist das untere dritte Signal DEC1 in Figur 2 nur dann einen niedrigen Pegel von-2V auf, wenn die ersten beiden Adreßbits Ao, A1 einen hohen Pegel und das dritte Adreßbit A2 einen niedrigen Pegel aufweist. Über die Adreßbits Ao, Al, A2 erfolgt also eine Ak- tivierung beziehungsweise Deaktivierung der jeweiligen De- codergruppe DG.

Figur 2 ist auch zu entnehmen, daß das zweite Signal R aus dem ersten Signal DRV über einen Inverter I erzeugt wird. Das erste Signal DRV und das zweite Signal R können bei diesem Ausführungsbeispiel nur ein Potential von entweder-2V oder

von 4V annehmen. Somit ergibt sich in jeder aktivierten De- codergruppe DG an dem einen Ausgang WLO ein anderes Potential als am anderen Ausgang WL1.

Mit der Decoderschaltung in Figur 2 ist es möglich, bei einer Vielzahl von mit dem ersten Signal DRV und dem zweiten Signal R verbundenen Decodergruppen DG alle Decodergruppen bis auf eine zu deaktivieren, so daß an den beiden Ausgängen der de- aktivierten Decodergruppen DG ein Potential von OV anliegt.

Bei der aktivierten Decodergruppe DG ergibt sich an dem einen Ausgang ein Potential von 4V und an dem anderen Ausgang ein Potential von-2V. Die hier beschriebenen Decoderschaltungen eignen sich beispielsweise vorteilhaft zur Ansteuerung von Wortleitungen innerhalb eines integrierten Speichers, die mit je einem der Ausgänge WLi verbunden sind. Die Decoderschal- tung ist dann ein Wortleitungsdecoder des integrierten Spei- chers.

Figur 3 zeigt ein anderes Ausführungsbeispiel eines T-eils ei- ner Decoderschaltung, bei der je zwei Decodergruppen DG mit jeweils zwei Decoderelementen DE einen gemeinsamen vierten Anschluß 4 aufweisen. Jedes Decoderelement DE in Figur 3 un- terscheidet sich von den Decoderelementen in Figur 1 nur in folgenden Punkten : Zwischen der Drain des ersten Transistors Tl und der Drain des zweiten Transistors T2 ist ein sechster Transistor T6 vom p-Kanal-Typ angeordnet, dessen Gate mit Masse verbunden ist.

Außerdem sind die dritten Anschlüsse 3 der Decoderelemente DE der oberen Decodergruppe DG mit einem Potential VO und die dritten Anschlüsse 3 der Decoderelemente DE der unteren De- codergruppe DG mit einem Potential V1 verbunden. Am ersten Anschluß 1 jedes Decoderelements DE liegt ein erstes Signal DRVi und am zweiten Anschluß 2 ein zweites Signal Ri an.

Figur 5 ist die Erzeugung des Potentials am dritten Anschluß 3 der Decoderelemente DE aus Figur 3 zu entnehmen. Das Poten-

tial VO für die obere Decodergruppe DG aus Figur 3 wird, wie in Figur 5 dargestellt, aus den zweiten Signalen RO, Rl ihrer beiden Decoderelemente DE erzeugt. Das Potential V1 am drit- ten Anschluß 3 der Decoderelemente DE der unteren Decoder- gruppe DG aus Figur 3 wird auf äquivalente Weise aus ihren zweiten Signalen R2, R3 erzeugt. Gemäß Figur 5 sind die zwei- ten Signale RO, R1 mit Eingängen eines NAND-Gatters N verbun- den, dessen Ausgang über einen Inverter I mit einem Pegel- wandler LS verbunden ist, an dessen Ausgang das Potential VO am dritten Anschluß 3 erzeugt wird. Während das NAND-Gatter N und der Inverter I von 4V und-2V gespeist werden, wird der Pegelwandler LS von OV und-2V gespeist, so daß das Potential VO an seinem Ausgang entweder OV oder-2V annimmt. Das Poten- tial VO ist OV, wenn die beiden zweiten Signale RO, Rl einen hohen Pegel von 4V aufweisen. Sobald eines der zweiten Signa- le R0, R1 einen niedrigen Pegel von-2V aufweist, nimmt auch das Potential VO den Wert-2V an.

Figur 7 ist die Erzeugung der Potentiale an den Ausgängen WLi der Decoderelemente DE aus Figur 3 in Abhängigkeit von den Potentialen an den Anschlüssen 1, 2,3,4 zu entnehmen. Durch einen hohen Pegel des Potentials am vierten Anschluß 4 von 4V erfolgt wiederum die Deaktivierung des Decoderelementes DE, sofern die Potentiale am ersten Anschluß 1 und zweiten An- schluß 4V zuzüglich der Einsatzspannung UT des jeweiligen Transistors Tl, T3 nicht übersteigen. Das Potential Vi am dritten Anschluß 3 kann dabei beliebig sein. Dann ergibt sich am jeweiligen Ausgang WLi ein Potential von OV.

Wird das Decoderelement DE aktiviert, indem das Potential an seinem vierten Anschluß 4 einen niedrigen Pegel von-2V an- nimmt, ist das Potential am Ausgang WLi abhängig von den Po- tentialen am ersten 1, zweiten 2 und dritten 3 Anschluß.

Liegt am ersten Anschluß 1 4V, am zweiten Anschluß 2-2V und am dritten Anschluß 3-2V an, ergibt sich am Ausgang WLi ein Potential von 4V. Liegt am ersten Anschluß 1 und am dritten Anschluß 3-2V und am zweiten Anschluß 2 4V an, ergibt sich

am Ausgang WLi-2V. Liegt am ersten Anschluß 1-2V, am zwei- ten Anschluß 2 4V und am dritten Anschluß 3 OV an, ergibt sich am Ausgang WLi OV.

Die Funktionsweise der Decoderelemente DE bei der Erzeugung der soeben beschriebenen Ausgangspotentiale stimmt weitestge- hend mit derjenigen der Decoderelemente aus Figur 1 überein.

Allerdings dient der sechste Transistor T6 in Figur 3 dazu, daß bei aktiviertem Decoderelement (Potential am vierten An- schluß 4 =-2V) und bei Anliegen von-2V am ersten Anschluß 1, 4V am zweiten Anschluß 2 und OV am dritten Anschluß 3 das dann über den leitend geschalteten fünften Transistor T5 mit dem Ausgang WLi verbundene Potential von OV nicht direkt an der Drain des ersten Transistors Tl anliegt, wodurch dieser anderenfalls leitend geschaltet würde. Der sechste Transistor T6 sperrt in dieser Situation und sorgt dafür, daß der Aus- gang WLi von der Drain des ersten Transistors T1 elektrisch getrennt bleibt.

Mit der in Figur 3 dargestellten Decoderschaltung DC ist es möglich, bei aktivierten Decoderelementen DE (Potential am vierten Anschluß 4 =-2V) beispielsweise an den unteren bei- den Ausgängen WL2, WL3 ein Potential von OV zu erzeugen, in- dem die zugehörigen zweiten Signale R2, R3 ein hohes Potenti- al von 4V annehmen, und gleichzeitig an den beiden oberen Ausgängen WLO, WL1 zueinander komplementäre Potentiale von- 2V und 4V zu erzeugen, indem deren zweite Signale R0, R1 von- einander abweichende Potentiale annehmen.

Figur 4 ist eine Decoderanordnung mit zwei Decoderschaltungen DC gemäß Figur 3 zu entnehmen. Die Funktionsweise entspricht im wesentlichen derjenigen des Ausführungsbeispiels aus Figur 2. Daher wird hier nicht noch einmal ausführlich darauf ein- gegangen. Bei diesem Ausführungsbeispiel werden vier erste Signale DRVi benötigt, aus denen mittels Invertern I das je- weils zugehörige zweite Signal Ri erzeugt wird. Figur 4 ist zu entnehmen, daß die Decoderanordnung durch Hinzufügen wei-

terer gleichartiger Decoderschaltungen DC beliebig erweitert werden kann. Außerdem ist es möglich, die in Figur 3 gezeig- ten Decoderschaltungen DC durch Hinzufügen weiterer Decoder- gruppen DG mit jeweils separaten ersten Signalen DRVi und zweiten Signalen Ri zu erweitern.

Ein Vorteil der erfindungsgemäß Decoderelemente besteht dar- in, daß die drei Ausgangspotentiale an den Ausgängen WLi ohne einen Bootstrap-Effekt erzeugt werden. Daher können die De- coderelement statisch betrieben werden.