Defuzzifikations-Vorrichtung für einen hochauflösenden Fuzzy- Logic-Controller.

Bei Fuzzy-Logic-Controllern mit einer Auflösung größer 8 Bit ist es zweckmäßig, die Zugehόrigkeitsfunktionen von lingui¬ stischen Variablen in Form von Maßzahlen, die diese Zugehö- rigkeitsfunktionen charakterisieren, zu speichern und zu verarbeiten. Somit werden auch Defuzzifizierungs-Vorrichtun¬ gen benötigt, die aus in einer Inferenzeinheit gebildeten aggregierten Regelgewichten und aus Maßzahlen für die Zugehö¬ rigkeitsfunktionen der linguistischen Ausgangsvariablen einen scharfen Ausgangswert bilden. Da es mehrere unterschiedliche Defuzzifikationsverfahren gibt und zumindest die wichtigsten dieser Verfahren wahlweise möglich sein sollen, um möglichst optimale Regelungs/Klassifizierungsergebnisse erzielen zu können, führt dies zu einem entsprechend hohen Chipflächenbe- darf.

Die der Erfindung zugrundeliegende Aufgabe liegt nun darin, eine möglichst schnelle Defuzzifikations-Vorrichtung mit mög¬ lichst geringer Chipfläche anzugeben, mit der die wichtigsten Defuzzifikationsverfahren durchführbar sind.

Diese Aufgabe wird erfindungsgemäß durch die im Patentan¬ spruch 1 angegebenen Merkmale gelöst.

Die Ansprüche 2 bis 4 sind auf bevorzugte Ausbildungen der erfindungsgemäßen Vorrichtung gerichtet, wobei bei der Aus¬ bildung nach Anspruch 4 dadurch Rechenzeit gespart wird, daß keine Multiplikation erfolgt, wenn die jeweilige Flächenma߬ zahl gleich Null oder gleich Eins ist.

Die Erfindung wird nachfolgend anhand der Zeichnungen näher erläutert. Dabei zeigt

Figur 1 ein Blockschaltbild eines hochauflösenden Fuzzy-Lo- gic-Controllers mit einer erfindungsgemäßen Defuz¬ zifikations-Vorrichtung,

Figur 2 ein Schaltbild einer erfindungsgemäßen Defuzzifika- tions-Vorrichtung,

Figur 3A ein erster Teil eines Ablaufdiagramms zu Erläute- rung der Steuersignale einer erfindungsgemäßen De¬ fuzzifikations-Vorrichtung,

Figur 3B ein zweiter Teil eines Ablaufdiagramms zur Erläute¬ rung der Steuersignale einer erfindungsgemäßen De- fuzzifikations-Vorrichtung,

Figur 4 eine Darstellung zur Erläuterung der Belegung des

Wissensbasisspeichers abhängig vom gewählten Defuz¬ zifikations-Verfahren,

Figur 5 eine Teilschaltung des Wissensbasisspeicher-Inter¬ face zur Erläuterung der Bedeutung des bei einer Defuzzifikation nach dem Maximumverfahren auftre¬ tenden Steuersignals.

In Figur 1 ist ein Blockschaltbild eines hochauflösenden Fu- zzy-Logic-Controllers, bestehend aus einer erfindungsgemäßen Defuzzifikations-Vorrichtung DFF, einer Steuereinheit CTRL, einer Inferenzeinheit INF, einem Wissensbasisspeicher-Inter- face KIF zu einem Wissensbasisspeicher KBM und ein Mikrocon- troller-Interface MIF zu einem MikroController MC darge¬ stellt. Die erfindungsgemäße Defuzzifikations-Vorrichtung DFF erhält dabei von der Steuereinheit CTRL eine Reihe von Steu¬ ersignalen RESDFF, SEL1, SEL2, ENS, ENM1, ENM2, ENN, ENZ, ENGA und DIVB und liefert an die Steuereinheit CTRL die

Steuersignale DIVRDY, ZERO und COG12. Über das Wissensbdsis- speicher-Interface KIF sind Höhenwerte H _rz , Flächenmaßzahlen

F _rz , Schwerpunktskoordinaten S _rz sowie Signale FA1 und FA2 zur Festlegung des Defuzzifikations-Verfahrens aus dem Wis¬ sensbasisspeicher KBM über einen Bus IKAD auslesbar, wobei die Höhenwerte H _rz direkt in das Mikrocontroller-Interface Interface MIF, die Flächenmaßzahlen F _rz und die Schwerpunkts- koordinaten S _rz in die erfindungsgemäße Defuzzifikations- Vorrichtung DFF, das Auswahlsignal FA1 in die Steuereinheit CTRL und die Defuzzifikations-Vorrichtung DFF und das Aus¬ wahlsignal FA2 in die Defuzzifikations-Vorrichtung DFF einge- lesen werden. Das Wissensbasisspeicher-Interface KIF enthält einen Rückwärtszähler RZ(KIF), der durch ein Ladesignal LDRZ aus der Steuereinheit CTRL mit einem Anfangswert ladbar ist und durch Zählimpulse CNTRZ aus der Steuereinheit CTRL dekre- mentiert wird. Ist der Wert des Rückwärtszählers RZ(KIF) gleich Null, so wird dies der Steuereinheit CTRL durch ein Signal RZOMF aus dem Wissensbasisspeicher-Interface ange¬ zeigt. Die Steuereinheit CTRL fordert die Inferenzeinheit INF über ein Anfragesignal RGV auf, ein aggregiertes Regelgewicht γ _v an die Defuzzifikations-Vorrichtung DFF zu senden. Sobald ein neues aggregiertes Regelgewicht γ _v verfügbar ist, meldet dies die Inferenzeinheit über ein Signal GV der Steuereinheit CTRL. Das Mikrocontroller-Interface MIF erhält von der Steu¬ ereinheit CTRL ein Anfragesignal SETIOR und ein Signal SETOV zur Meldung gültiger Ausgangsdaten und erhält von dieser ein Signal NH (no hit) zur Feststellung, ob mindestens ein ag¬ gregiertes Regelgewicht ungleich Null ist. Neben den in der Defuzzifikations-Vorrichtung DFF gebildeten scharfen Aus¬ gangswerten g wird auch das Steuersignal ZERO an das Mi¬ krocontroller-Interface MIF geliefert. Ferner wird in der erfindungsgemäßen Defuzzifikations-Vorrichtung DFF ein Akti¬ vierungssignal ENGARZ für das Wisεensbasisspeicher-Interface KIF gebildet.

Figur 2 zeigt ein Schaltbild einer erfindungsgemäßen Defuzzi- fikations-Vorrichtung DFF, bei der aggregierte Regelgewichte γ _v mit der Wortbreite a _γ Eingängen einer NOR-Schaltung NOR1 einem Nulleingang eines Multiplexers MUX1, der eine Wort-

breite m aufweist, und einem Eins-Eingang eines Multiplexers MUX4, der eine Wortbreite af + a _γ aufweist, zugeführt sind, wobei beim Multiplexer MUX4 die af führenden Stellen fest auf logisch Null liegen. Das vorher invertierte Auswahlsignal FA1 wird mit einem Auswahlsignal COG12 in einer ODER-Schaltung OR2 zu einem Auswahlsignal SEL4 für den Multiplexer MUX4 ODER-verknüpft. Das Auswahlsignal COG12 wird dabei in der De¬ fuzzifikations-Vorrichtung DFF aus den af Bits der Flächen¬ maßzahl F _v mit Hilfe einer NOR-Schaltung NOR2 gebildet, wobei dieses Signal gleichzeitig zur Ansteuerung eines Multiplexers MUX3 dient. Ein b-Eingang eines Multiplizierers MULT ist mit einem m Bit breiten Ausgang eines Multiplexers MUX2 verbunden und erhält, abhängig vom Steuersignal SEL2, entweder das ag Bit breite Ausgangssignal eines Haltegliedes S-L für die Schwerpunktswerte S oder ein af Bit breites Ausgangssignal eines Haltegliedes F-L für die Flächenmaßzahlen F _v , wobei beide Halteglieder durch ein Aktivierungssignal ENS ansteuer¬ bar sind. Der Ausgang des Multiplizierers MULT weist eine Wortbreite von 2m auf und liefert Eingangswerte für ein Regi- ster Ml-Reg und ein Register M2-Reg, wobei das Register Ml- Reg af höherwertige Bits und aγ bzw. ag niedrigwertige Bits LSB aufnimmt und das Register M2-Reg die Wortbreite aγ + ag aufweist und diese Register über Aktivierungssignale ENM1 bzw. ENM2 ansteuerbar sind. Das Ausgangssignal des Multipli- zierers MULT ist ferner einem Eins-Eingang des Multiplexers MUX3 zugeführt, wobei af Bits der gesamten Wortbreite af + aγ + ag des Multiplexers MUX3 dauerhaft eine logische Null er¬ halten. Die höherwertigen af Bits des Registers Ml-Reg sind auf einen Zwei-Eingang des Multiplexers MUX1 rückgeführt und bilden af Bits des Null-Eingangs des Multiplexers MUX4. Die niedrigwertigen aγ bzw. ag Bits am Ausgang des Registers Ml- Reg werden auf einen Eins-Eingang des Multiplexers MUX1 rück¬ geführt und bilden die restlichen aγ Bits am Null-Eingang des Multiplexers MUX4. Der a-Eingang des Multiplizierers MULT ist abhängig vom Auswahlsignal SEL1 entweder auf den Null-Ein¬ gang, den Eins-Eingang oder den Zwei-Eingang des Multiplexers MUX1 durchschaltbar. Alle Ausgänge des Registers Ml-Reg sind

mit einem a-Eingang des Addierers ADD3 verbunden, dessen b- Eingang mit den aγ höherwertigen Bits des Registers M2-Reg verbunden ist und dessen Ausgang af + aγ Bit breit mit dem Null-Eingang des Multiplexers MUX3 verbunden ist. Die ag niedrigwertigen Bits des Registers M2-Reg sind mit den rest¬ lichen Bitleitungen des Null-Eingangs verbunden. Der Ausgang des Multiplexers MUX3 stellt gleichzeitig den a-Eingang eines Addierers ADD1 dar, dessen Ausgang mit dem Eingang eines Zählerregisters Z-Reg beschaltet ist. Das Zählerregister Z- Reg ist durch ein Aktivierungssignal ENZ und ein Rücksetz¬ signal RESDFF ansteuerbar und der Ausgang dieses Registers ist zum einen auf einen b-Eingang des Addierers ADD1 rückge¬ führt und zum anderen stellt es den Zähler-Eingang des Divi¬ dierers DIV dar, dessen Ausgang die scharfen Ausgangswerte g mit der Auflösung a _g liefert. Der af + aγ Bit breite Ausgang des Multiplexers MUX4 ist mit den Bitleitungen eines b-Ein- gangs eines Addierers ADD2 verbunden, dessen invertierender Obertragseingang Ci mit dem Auswahlsignal FA1 beschaltet ist, dessen Obertragsausgang CO mit einem Eingang einer UND-Schal- tung AI verbunden ist und dessen Summenausgang mit einem af + aγ + tg Bit breiten Eins-Eingang eines Multiplexers MUX5 verbunden ist, wobei die Trefferguote tq die kleinste natür¬ liche Zahl ist, die größer als der Logarithmus zur Basis 2 aus der Anzahl der getroffenen Funktionen ist. Der Null-Ein- gang des Multiplexers MUX5 erhält dabei durch einen Inverter II invertierte aγ Bits des Multiplexerausgangs MUX4 und af + tg Bitleitungen sind dauerhaft auf logisch Eins gelegt. Der Multiplexer MUX5 ist durch das Auswahlsignal FA1 umschaltbar und sein f + aγ + t _g Bit breiter Ausgang ist mit dem Eingang des Nenner-Registers N-Reg beschaltet, dessen Ausgang zum einen mit dem a-Eingang des Addierers ADD2 verbunden ist und zum anderen mit dem Nenner-Eingang des Dividierers DIV beschaltet ist. Die aγ niedrigwertigsten Bits LSB des Aus¬ gangs von Addierer ADD2 werden durch eine ODER-Schaltung OR4 bitweise ODER-verknüpf und der Ausgang der ODER-Schaltung OR4 ist mit einem Eingang einer weiteren ODER-Schaltung OR3 beschaltet, die einen weiteren Eingang aufweist, der das

Auswahlsignal FA2 erhält und deren Ausgang mit einem Eingang der UND-Schaltung AI verbunden ist. Ein dritter Eingang der UND-Schaltung AI erhält das Aktivierungssignal ENGA und am Ausgang der UND-Schaltung AI liegt das Aktivierungssignal ENGARZ für das Wissensbasisspeicher-Interface KIF an. Dieses Signal wird in einer weiteren ODER-Schaltung OR5 mit dem Aktivierungssignal ENN ODER-verknüpft und dient zur Aktivie¬ rung des Nenner-Registers N-Reg, das durch das Rücksetzsignal RESDFF rücksetzbar ist.

In Figur 3A ist ein erster Teil eines Ablaufprogramms zur Er¬ läuterung der Steuersignale dargestellt. Zunächst wird hier¬ bei ein nulltes Wissensbasisdeskriptorwort KBDO in das Wis¬ sensbasisspeicher-Interface KIF eingelesen und der Rückwärts- zähler RZ(KIF) im Wissensbasisspeicher-Interface KIF mit der Anzahl nl der Ausgangszugehörigkeitsfunktionen geladen, so¬ fern das Ladesignal LDRZ gleich Eins ist. Daraufhin wird ein drittes Wissensbasisdeskriptorwort KBD3 in das Wissensbasis¬ speicher-Interface KIF geladen, das die Startadresse des Ausgangszugehörigkeitsfunktionsblocks OMF darstellt. Wobei, wie später noch näher erläutert, der Ausgangszugehörigkeits- funktionsblock je nach Defuzzifikationsverfahren mit die jeweiligen Zugehörigkeitsfunktionen charakterisierenden Ma߬ zahlen geladen ist und einen Teil der Wissensbasis KBM dar- stellt. Nun erfolgt eine Inferenzbildung INF, die der Steuer¬ einheit durch das Signal GV = 0 signalisiert wird. Ist die Inferenzbildung beendet, also das Signal GV gleich Eins, wird aus den aggregierten Regelgewichten γ _v das Signal ZERO gebil¬ det. Ist das jeweilige adressierte Regelgewicht γ _v gleich Null, also das Signal ZERO = 1, so wird festgestellt, ob der Rückwärtszähler RZ(KIF) bereits auf Null heruntergezählt ist, also das Signal RZOMF = 0 ist. Ist dies nicht der Fall, so wird der Rückwärtszähler über das Signal CNTRZ um Eins dekre- mentiert und mit Hilfe des Signals RGV = 1 der Inferenzeinheit INF angezeigt, daß eine weitere

Inferenzbildung erforderlich ist. Für den Fall, daß das Si¬ gnal RZOMF = 1 ist, also der Rückwärtszähler vollständig auf

Null dekrementiert ist, erfolgt eine Abfrage, ob irgendeine Zugehörigkeitsfunktion getroffen ist. Ist dies nicht der Fall, so wird das Signal SETIOR für das Mikrocontroller-In¬ terface MIF gleich Eins und die Defuzzifikationsschaltung DFF mit Hilfe des Signals RESDFF = 1 rückgesetzt. Erfolgte ein

Treffer, ist das Bit NH also nicht Eins, so wird das Auswahl- signal FA1 abgefragt, ob eine Defuzzifikation nach einem Maxiumverfahren LM/FM oder nach einem der Schwerpunktsverfah¬ ren COG1/COG2 erfolgt. Ist das Auswahlsignal FA1 gleich Null, so wird die Adresse des jeweiligen Höhenwertes H _rz aus der Startadresse des dritten Wissensbasisdeskriptorwortes KBD3 und der zwischengespeicherten Rückwärtszählerstellung gebil¬ det, wobei die Zwischenspeicherung durch das aus der erfin¬ dungsgemäßen Defuzzifikationseinheit stammenden Aktivierungs- signal ENGARZ erfolgt, sobald ein maximales aggregiertes

Regelgewicht vorliegt. Der so adressierte Höhenwert H _rz wird in das Mikrocontroller-Interface MIF übernommen, die Signale SETIOR und SETOV für das Mikrocontroller-Interface gleich Eins gesetzt und die Defuzzifikationseinheit durch das Signal RESDFF = 1 rückgesetzt. Wenn das jeweilige Regelgewicht un¬ gleich Null ist, also das Signal ZERO = 0 ist, so wird, so¬ fern das Auswahlsignal FA1 = 1 ist, auf eine Einsprungstelle 1 verzweigt und sonst, wegen des Addierers ADD2, einen Takt gewartet, danach die Signale ENGA und RGV gleich Eins ge- setzt. Hierauf erfolgt eine Abfrage des RückwärtsZählers, falls dieser sich noch nicht auf Null befindet, wird eine Dekrementierung durch das Signal CNTRZ gleich Eins ausgelöst und es erfolgt anschließend eine weitere Inferenzbildung. Falls der Rückwärtszahler jedoch bereits auf Null steht er- folgt, wie oben erwähnt, die Adreßbildung für den Höhenwert

H _rz und eine Übergabe des Höhenwertes an das Mikrocontroller- Interface MIF mit den oben erwähnten Steuerinformationen.

In Figur 3B ist ein zweiter Teil des Ablaufdiagramms darge- stellt, das oben mit der in Figur 3A genannten Einsprungstel¬ le 1 beginnt, die dem Zustand entspricht, daß die Inferenz¬ bildung INF abgeschlossen ist, das jeweilige aggregierte

Regelgewicht nicht Null ist und eine Defuzzifikation nach einem Schwerpunktsverfahren erfolgen soll. Sind diese Bedin¬ gungen erfüllt, so werden die jeweiligen Adressen Adr(S _rz , F _rz ) aus der Startadresse KBD3 und den jeweiligen Stand des Rückwärtszählers RZ(KIF) gebildet und auf diese Weise die

Schwerpunkte S _rz und Flächenmaßzahlen F _rz der erfindungsgemä¬ ßen Defuzzifikations-Vorrichtung DFF zugeführt und das Akti¬ vierungssignal ENS =1 gesetzt. Parallel zu diesem Vorgang erfolgt die Inferenzbildung. Das Auswahlsignal COG12, das wie bereits erwähnt aus den Flächenmaßzahlen gebildet wird, wird nunmehr abgefragt, ob ein vereinfachtes Schwerpunktverfahren COGl auf der Basis der aggregierten Regelgewichte und der Schwerpunkte oder ein ausführliches Schwerpunktsverfahren COG2 auf der Basis der aggregierten Regelgewichte, der Schwerpunkte und der Flächenmaßzahlen erfolgen soll. Für den Fall, daß das Signal COG12 gleich Eins ist, also ein verein¬ fachtes Schwerpunktsverfahren COGl zur Anwendung kommt, wer¬ den die Auswahlsignale SEL1 und SEL2 zur Ansteuerung der Eingangsmultiplexer MUX1 und MUX2 in der Defuzzifikations- Vorrichtung gleich Null gesetzt, wegen des Multiplizierers

MULT und des Addierers ADD1 vier Takte gewartet und dann die Aktivierungssignale ENN und ENZ = 1 und das Signal RGV = 1 gesetzt. Im Falle des ausführlichen Schwerpunktsverfahrens wird lediglich das Auswahlsignal SELl = 0 und das Auswahl- signal SEL2 = 1 gesetzt und nur drei Takte wegen des Multi¬ plizierers MULT gewartet. Daraufhin wird das Aktivierungssi¬ gnal ENM1, das Auswahlsignal SELl und das Steuersingal RGV gleich Eins und das Auswahlsignal SEL2 gleich Null gesetzt und anschließend wegen des Multiplizierers MULT drei Takte gewartet. Daraufhin werden die AktivierungsSignale ENM2 und ENN gleich Eins gesetzt und das Auswahlsignal SELl = 2 und das Auswahlsignal SEL2 = 0 gesetzt. Anschließend wiederum drei Takte wegen des Multiplizierers MULT gewartet und an¬ schließend das Aktivierungssignal ENMl = 1 gesetzt. Schließ- lieh wird ebenfalls zwei Takte wegen der Addierer ADD3 und

ADD1 gewartet und das Aktivierungssignal ENZ = 1 gesetzt!. Bei beiden Schwerpunktsverfahren ist nunmehr der Nenner und der

Zähler berechnet und es erfolgt eine Verzweigung zur Ein¬ spruchsstelle 3 in Figur 3A, sofern der Rückwärtszähler noch nicht bis auf Null heruntergezählt ist, was bedeutet, daß der RückwärtsZähler durch das Signal CNTRZ = 1 dekrementiert wird und eine weitere Inferenzbildung bzw. die nachfolgenden

Schritte erfolgen. Ist der Rückwärtszähler bis auf Null her¬ untergezählt, also das Signal RZOMF = 1, so wird die Division gestartet, sobald vom Steuertakt CRTL durch das Signal DIVB = 1 eine Division angestoßen wird. Die Division erfolgt solange bis ihr Ende durch das Signal DIVRDY = 1 der Steuereinheit CRTL mitgeteilt wird. Ist dies der Fall, so wird der scharfe Ausgangswert g in das Mikrocontroller-Interface MIF übernom¬ men, durch das Signal SETOV = 1 angezeigt, daß ein gültiger scharfer Ausgangswert vorliegt. Darüber hinaus wird das Si- gnal SETIOR = 1 gesetzt und die Defuzzifikations-Vorrichtung DFF mit Hilfe des Signals RESDFF = 1 rückgesetzt.

Das Starten des Dividierers DIV und die folgenden Schritte erfolgen auch dann, wenn gleichzeitig das jeweilige aggre- gierte Regelgewicht gleich Null, der Rückwärtszähler voll¬ ständig auf Null heruntergezählt ist, mindestens eine Zugehö¬ rigkeitsfunktion getroffen ist, also das Signal NH =0 ist, und eine Defuzzifikation nach einem der Schwerpunktsverfahren COGl oder COG2 erfolgt.

Figur 4 zeigt den Wissensbasisspeicher KBM mit einem Wissens- basisdeskriptorblock KBD und einem Ausgangszugehörigkeits- fun tionsblock OMF, wobei die Startadresse des Ausgangszuge- hörigkeitsfunktionsblocks OMF durch das Wissensbasisdeskript- orwort KBD3 beschrieben ist. Für nl Zugehörigkeitsfunktionen sind ab der Startadresse nl Zellen abgelegt, wobei eine Zelle aus einem X und einem Y-Teil besteht und die letzte Zelle die Adresse KBD3 + nl besitzt. Wird für das Defuzzifikationsver¬ fahren das vereinfachte Schwerpunktsverfahren gewählt, so be- steht der X-Teil der adressierten Zelle aus dem jeweiligen

Schwerpunktskoordinatenwert und der Y-Teil ist mit Nullen be¬ legt. Beim ausführlicheren Schwerpunktsverfahren COG2 ist der

Y-Teil der adressierten Zelle hingegen mit der zugehörigen Flächenmaßzahl belegt. Für beide möglichen Maximumverfahren FM/LM (first maximum/last maximum) ist der X-Teil der adres¬ sierten Zelle mit einem Höhenwert und der Y-Teil mit Nullen belegt, wobei die Höhenwerte der Größe nach derart geordnet sind, daß in der durch die Startadresse adressierten Zelle der kleinste Höhenwert und in der durch die Adresse KBD3 + nl adressierten Zelle der größte Höhenwert gespeichert ist.

Figur 5 ist ein wesentlicher Teil des Wissensbasisspeicher- Interface KIF mit dem Rückwärtszähler RZ(KIF), einer Rück¬ wärtszähler-Haltestufe RZ-L, einem Multiplexer MUX, einem Addierer ADD, einer Haltestufe KBDO-L für das nullte Wissens¬ basisdeskriptorwort, einer Haltestufe KBD3-L für das dritte Wissensbasisdeskriptorwort, also für die Startadresse, und eine NOR-Schaltung NOR. Aus der Haltestufe KBDO-L ist die Anzahl nl der Ausgangszugehörigkeitsfunktionen in den Rück¬ wärtszähler RZ(KIF) ladbar, sobald das Ladesignal LDRZ aus der Steuereinheit CTRL dies gestattet. Der RückwärtsZähler RZ(KIF) ist durch das Signal CNTRZ dekrementierbar und die

Signale der Bitleitungen am Ausgang des RückwärtsZählers sind durch die NOR-Schaltung NOR zum Signal RZOMF verknüpft, das der Steuereinheit CTRL meldet, wenn der Rückwärtszähler voll¬ ständig auf Null rückgezählt ist. Der Ausgang des Rückwärts- Zählers ist sowohl direkt mit einem Eins-Eingang des Multi¬ plexers MUX und über das Halteglied RZ-L mit einem Nullein¬ gang des Multiplexers MUX verbunden, dessen Auswahleingang durch das Signal FAl aus dem nullten Wissensbasisdeskriptor¬ wort angesteuert wird. Das Halteglied RZ-L besitzt einen Aktivierungseingang EN, der mit dem in der erfindungsgemäßen Defuzzifikations-Vorrichtung DFF erzeugten Maximierungssignal ENGARZ versorgt ist und auf diese Weise stellvertretend für eine Zugehörigkeitsfunktion eine Relativadresse des zur je¬ weiligen Zugehörigkeitsfunktion gehörenden Höhenwertes zwi- schengespeichert wird. Zur jeweiligen Relativadresse am Aus¬ gang des Multiplexers MUX wird im Addierer ADD die Start¬ adresse aus dem Halteglied KBD3-L hinzuaddiert und die

Adresse Adr zur Adressierung des Wissensbasisspeichers KBM gebildet.