図1は本発明の遅延回路および遅延回路シ ステムの実施形態を示す説明図である。図1� �おいて、遅延回路1は、検出回路11とインピ� �ダンス回路11と制御回路13と入力バッファ14� �からなる。

 インピーダンス回路12は、一方端が入力信� �経路15に接続され他方端がグランドGに接続� �れている。インピーダンス回路12には、オン 制御信号またはオフ制御信号がそれぞれ入力 されたときに前記インピーダンス回路の全体 のインピーダンスを変える複数のスイッチ(SW ₁ ~SW _M )が含まれている。インピーダンス回路12には 、通常は、スイッチSW ₁ ~SW _M の他、インピーダンス素子(抵抗素子、容量� �子、リアクタンス素子少なくとも1つまたは� ��れらの組み合わせ)を有している。インピー ダンス回路12における全インピーダンスは、� ��イッチSW ₁ ~SW _M が有するインピーダンス、配線のインピーダ ンスを含めたものであるが、スイッチSW ₁ ~SW _M が有するインピーダンス、配線のインピーダ ンスのみで後述する遅延を形成できる場合に は、インピーダンス回路12は、インピーダン� ��素子を有しなくてもよい。

 検出回路11は、しきい値を検出できる構� �であればよく、入力信号経路15の終端の電圧 をしき値と比較するもの、入力信号経路15上� ��形成された抵抗素子の両端電圧をしきい値� ��比較することができる。また、入力信号経� ��15自体に含まれる抵抗成分により生じる電� �降下をしきい値と比較することもできる。

 図1では入力信号経路15の始端には、入力バ� ��ファ14が接続されている。入力バッファ14の 出力インピーダンス(図1ではZ ₀ で示す)が無視できない場合には、実質上、� �ンピーダンス回路12は、Z ₀ を考慮してインピーダンス値が設定される。 なお、入力バッファ14に含まれる電源をgeで� �してある。

 図2は、検出回路11に生じる電圧V _D の時間変化を示すグラフである。検出回路11� ��、電圧V _D がしき値V _SH に達したときに、遅延信号SDを出力する。
 検出回路11には、しきい値V _SH が適宜設定される。図1では、しきい値V _SH は、制御装置13から設定されている。この制� ��装置13は、たとえば電力変換装置の制御装� �として使用することができる(後述する図9お よび図10参照)。

 制御回路13は、スイッチSW ₁ ~S _M のオン状態またはオフ状態の組み合わせによ り検出回路11のインピーダンスを変化させる� ��とができる、これにより、検出回路11は、� �出回路11が生成する遅延時間(遅延時間信号DS )を変化させることができる。図1では、スイ� ��チSW ₁ ~SW _M の制御信号をS ₁ ~S _M で示してある。

 図3は本発明の遅延回路および遅延回路シス テムの他の実施形態を示す説明図である。
 図3において、遅延回路1は、インピーダン� �回路12と検出回路11と制御回路13と入力バッ� �ァ14とからなる。インピーダンス回路12は、� ��数のインピーダンス要素12(1)~12(N)から構成� �れている。
 入力信号経路15の終端には、検出回路11が接 続されており、入力信号経路15上にはインピ� ��ダンス回路要素12(k)(k=1,2,3,・・・,N)の組Sが� ��続されている。各インピーダンス回路要素1 2(k)は、一方端が入力信号経路15に接続され他 方端がグランドGに接続されている。

 本実施形態では、各インピーダンス回路要� ��12(k)には、スイッチSW(k)がそれぞれ含まれて いる。このスイッチスイッチSW(k)は、オン制� ��信号S _ON が入力されたときに入力信号経路15とグラン� ��Gとの間に開放状態を形成し、オフ制御信号 S _OFF が入力されたときに入力信号経路15とグラン� ��Gとの間にインピーダンスZ(k)(あるいは、ア� ��ミッタンスY(k)=1/Z(k))を形成させる。

 図3では、スイッチSW(k)はトランジスタで� ��り、インピーダンスZ(k)はそれぞれ、素子抵 抗r(k)、素子容量C(k)、および浮遊インピーダ� ��スZf(浮遊抵抗Rf,浮遊容量Cfおよび浮遊イン� �クタンスLf)を含んでいる。

 本実施形態では、スイッチSW(k)のオンオフ� �組み合わせにより、検出回路11の全スイッチ がONのときのインピーダンスはZ _allON で表される。
 1/Z _allON t=σ(a(k)/(Z(k))
 ただし、a(k)は、スイッチがオンのときに“ 0”、オフのときに“1”となる係数である。� �は1からNまでの合計である。なお、アドミッ タンスで表すと、全アドミッタンスYZ _allON は、YZ _allON =σa(k)Y(k)で表される。

 図4は、遅延時間の離散間隔を均等にするた めの遅延回路およびこれを用いた遅延回路シ ステムを示す実施形態である。本実施形態で は、遅延回路1は、インピーダンスがZ(1),Z(2),� ��・・,Z(N)のインピーダンス回路要素をそれ� �れ1個備え(回路要素数をPとしたときに、P=N)� ��それぞれのインピーダンス回路要素による� ��延時間τ _k (k=1,2,・・・・,N)が、単位遅れ時間をτ ₀ として、
  τ ₁ (Z(1))=τ ₀
  τ ₂ (Z(2))=2τ ₀
  τ ₃ (Z(3))=2 ² τ ₀
  ・・・
  τ _k (Z(k))=2 ^k-1 τ ₀
  ・・・
  τ _N (Z(N))=2 ^N-1 τ ₀
で表される。
 これにより、検出回路13は、出力(遅れ時間) の間隔を等間隔にする(遅延時間の離散間隔� �均等にする)ことができる。

 図5は、図3のインピーダンス回路要素12(k)(k= 1,2,3,・・・,N)をバッファB(k)(k=1,2,3,・・・,N)� �置き換えた遅延回路1およびこれを用いた遅� ��回路システムの説明図である。図5では、バ ッファB _k の入力インピーダンスZ(k)=2 ⁰ rを、図4と同じにしてある。

 図6は、インピーダンス回路要素12(k)(k=1,2,3,� ��・・,N)がスリーステートバッファTB _k である遅延回路1およびこれを用いた遅延回� �システムの説明図である。図6では、スリー� ��テートバッファTB _k の入力端が入力信号経路15に接続されスリー� ��テートバッファTB _k の制御端子に制御信号S(オン制御信号または� ��フ制御信号)が入力されている。スリーステ ートバッファTB _k は、制御信号SがOFFのとき(S=0)のときに、入力 の如何によらず出力はハイインピーダンスと なり、制御信号SがONのとき(S=1)のときに、入� ��がそのまま出力に現れる。

 図6では、図3に示したインピーダンスや図4� ��示した抵抗要素が接続されていないが、こ� ��ようなインピーダンスや抵抗要素をスリー� ��テートバッファTB _k の前段に接続することができる。

 図7は、図4に示した遅延回路1の配線形態を� ��す説明図である。図7では、スリーステート バッファTB _k (k=1,2,3,・・・,N)は同心円の直径方向に配置さ れている。これにより、制御信号線以外の配 線が、各インピーダンス回路要素12で等しく� ��るので、回路設計が容易となる。

 図8は、上述した遅延回路1の応用例を示す� �明図である。図8では、3つの遅延回路ユニッ トUA,UB,UCにより入力クロックを4倍に増やして いる。
 本実施形態では、ユニットUAのインピーダ� �ス回路要素12Aと、ユニットUAのインピーダン ス回路要素12Bと、ユニットUAのインピーダン� ��回路要素12Cとは構成が同じである。ユニッ� ��Aには制御回路13が設けられているが、ユニ� ��トBおよびユニットCには制御回路は設けら� �ておらず、インピーダンス回路要素12Bとイ� �ピーダンス回路要素12Cとは、ユニットUAの制 御回路13により制御される。
 図8の遅延回路1は、制御回路13がユニットUA, ユニットUB,ユニットUCに入力信号S0の1周期の1 /4ずつ遅れた遅延を生成させているので、実� ��上のクロック4倍回路として動作する。

 図9は本発明の遅延回路および遅延回路シス テムを電力変換装置2に適用した実施形態を� �す説明図である。図9は、図8のクロック4倍� �路を制御信号のクロックに使用している。
 図9において、電力変換装置2は、直流電源31 から電力を入力して負荷32に電力を供給する� ��力変換器21と、制御装置22とからなる。
 制御装置22は、制御回路221と、周波数信号� �生回路222と、基準クロック発生回路223と、� �ルス合成回路224と、図8の遅延回路1とからな る。制御回路221は、周波数信号発生回路222か らの出力電圧eoに相当する電圧を周波数信号� ��変換し、周知の手法でPWM制御を行うことが� ��きる。

 図9の電力変換装置2では、基準クロック� �生回路223が発生する基準パルスS0は、ユニッ トA,ユニットB,ユニットCにより、位相がπ/2(90 °)ずつ異なる3つのパルスSDA,SDB,SDCに変換され る。これらのパルスは、パルス合成回路224に より、制御回路221と、周波数信号発生回路(V- F変換回路)222に送出される。したがって、制� ��回路221および周波数信号発生回路222の動作� ��ロックは、基準クロック発生回路223が発生� ��るパルスの4倍とすることができる。

 図10は本発明の図8の遅延回路おび遅延回路� ��ステムを電力変換装置4に適用した実施形態 を示す説明図である。
 図10において、電力変換装置4は、直流電源3 1から電力を入力して負荷32に電力を供給する 電力変換器41と、制御装置42とからなる。
 制御装置42は、制御回路421と、周波数信号� �成回路422とを備えており、制御装置42は、駆 動信号生成回路423と、周波数検出回路424とを 有している。また、周波数検出回路424は、判 定回路425と、図1および図3から図7で説明した 遅延回路1とを備えている。
 周波数信号生成回路422は、電力変換装器41� �出力電圧e _O と図示しないリアクトルあるいは制御スイッ チを流れる電流(回路電流相当電圧V _i )を検出し、当該検出値を第1周波数信号F ₁ に変換する。

 周波数検出回路424は、遅延回路1と、判定回 路425とからなる。周波数信号生成回路423は出 力電圧e _O と回路電流相当電圧V _i とを電圧信号F ₁ として検出し判定回路425に出力する。遅延回 路1の遅延制御回(図1,図2から図7における制御 回路)13はインピーダンス回路12に遅延時間δτ を設定し、遅延回路1は、第1電圧信号F ₁ に対してδτ遅延した第2周波数信号F ₂ を判定回路425に出力する。判定回路425は、第 1周波数信号F ₁ と第2周波数信号F ₂ とを入力し、第1周波数信号F ₁ の周期が第2周波数信号F ₁ の周期に含まれたか否か、および/または、� �2周波数信号F ₂ の周期が第1周波数信号F ₁ の周期に含まれたか否かを検出して判定信号 を出力する。駆動信号生成回路423はこの判定 回路信号から制御信号V _Gs 生成し、これを電力変換回路21に含まれる図� ��しないスイッチに送出する。

 図10では、制御回路には、電力変換器21の出 力電圧と回路電流相当電圧V _i を検出し、遅延制御信号を生成する。