PENG XIWU (CN)
| CN101207471A | 2008-06-25 | |||
| CN102999467A | 2013-03-27 | |||
| US20070073943A1 | 2007-03-29 |
| 权利要求书 [权利要求 1] 一种用于数据串行传输的并串、 串并转换装置， 其特征在于， 包括： 接收并行数据并将并行数据转换为串行数据输出的并串转换单元 （1 ) ， 和接收串行数据并将串行数据转化为并行数据输出的串并转换单 元 (2) ， 所述并串转换单元 （1) 包括： 第一保持寄存器 （11) ， 用于缓存外部电路传输的并行数据； 第一移位寄存器 （12) ， 用于将所述第一保持寄存器 （11) 中缓存的 并行数据转换成串行数据； 第一先进先出存储器 （13) ， 用于缓存所述第一移位寄存器 （12) 生 成的串行数据， 并采用与写吋钟不同的读吋钟来控制缓存数据的输出 所述串并转换单元 （2) 包括： 第二先进先出存储器 （21) ， 用于缓存外部电路传输的串行数据， 并 采用与写吋钟不同的读吋钟来控制缓存数据的输出； 第二移位寄存器 （22) ， 用于将所述第二先进先出存储器 （21) 中缓 存的串行数据转换成并行数据； 第二保持寄存器 （23) ， 用于缓存所述第二移位寄存器 （22) 中生成 的并行数据。 [权利要求 2] 根据权利要求 1所述的装置， 其特征在于， 在所述并串转换单元 （1) 中， 外部电路的第一引脚 （DatalnValid) 与所述第一保持寄存器 （11 ) 的第一引脚 （Valid) 电连接， 来控制外部电路中的并行数据写入 所述第一保持寄存器 （11) 中； 所述第一移位寄存器 （12) 的第一引 脚 （Valid) 与所述第一先进先出存储器 （13) 的第一引脚 （WCtr) 电连接， 当所述第一移位寄存器 （12) 将并行数据转换成串行数据吋 ， 其第一引脚 （Valid) 会产生写入控制信号， 以控制所述第一先进 先出存储器 （13) 写入串行数据； 当所述第一先进先出存储器 （13) 中写入串行数据吋， 其第二引脚 （REmpty) 和第三引脚 （Usageing ) 分别产生非空信号和 Usageing信号， 所述 Usageing信号表示所述第 一先进先出存储器 （13) 中储存串行数据的 Bit数， 外部电路通过非 空信号和 Usageing信号来控制所述第一先进先出存储器 （13) 中缓存 的串行数据的输出。 根据权利要求 2所述的装置， 其特征在于， 所述第一先进先出存储器 ( 13) 采用同步模式或者异步模式工作， 所述第一保持寄存器 （11) 的第二引脚 （elk) 与外部电路中连通并行数据的吋钟信号的第二引 脚 (DatalnClk) 电连接， 所述第一移位寄存器 ( 12) 的第二引脚 (cl k) 和所述第一先进先出存储器 （13) 的第四引脚 （Wclk) 均与外部 电路中连通写吋钟信号的第三引脚 （DataWClk) 电连接， 所述第一 先进先出存储器 （13) 的第五引脚 （Rclk) 与外部电路中连通读吋钟 信号的第三引脚 （DATARClk) 电连接。 根据权利要求 3所述的装置， 其特征在于， 当所述第一先进先出存储 器 （13) 采用同步模式吋， 外部电路的第二引脚 （DatalnClk) 连通 的并行数据的吋钟信号频率 f DataInak、 并行数据位宽 N、 所述第一先进 先出存储器 （13) 的第四引脚 （Wclk) 接收的写吋钟信号频率1^^、 以及所述第一先进先出存储器 （13) 的第五引脚 （Rclk) 接收的读吋 钟信号频率 f Rdk之间存在如下关系： f DatalnClk/f Wclk" f DatalnClk/f Rclk" ； 所述第一先进先出存储器 （13) 的第六引脚 （Wfull) 分别与所述第 一保持寄存器 （11) 的第三引脚 （Full) 和所述第一移位寄存器 （12 ) 的第三引脚 （Full) 连接， 当所述第一先进先出存储器 （13) 的第 六引脚 （Wfull) 产生满标识吋， 会控制所述第一保持寄存器 （11) 和所述第一移位寄存器 （12) 暂停串行数据的输入。 根据权利要求 3所述的装置， 其特征在于， 当所述第一先进先出存储 器 （13) 采用异步模式吋， 外部电路的第二引脚 （DatalnClk) 连通 的并行数据的吋钟信号频率 f DataInClk、 并行数据位宽 N、 所述第一先进 先出存储器 （13) 的第四引脚 （Wclk) 接收的写吋钟信号频率 f wdk之 间存在如下关系： f DatalnClk/f Wclk" ； 所述第一先进先出存储器 （13) 的第六引脚 （Wfull) 分别与所述第 一保持寄存器 （11) 的第三引脚 （Full) 和所述第一移位寄存器 （12 ) 的第三引脚 （Full) 连接， 当所述第一先进先出存储器 （13) 的第 六引脚 （Wfull) 产生满标识吋， 会控制所述第一保持寄存器 （11) 和所述第一移位寄存器 （12) 暂停串行数据的输入， 并标识所述第一 移位寄存器 （12) 中并转串发生错误。 [权利要求 6] 根据权利要求 1所述的装置， 其特征在于， 在所述串并转换单元 （2) 中， 外部电路的第四引脚 （DATAInValid) 与所述第二先进先出存储 器 （21) 的第一引脚 （WCtr) 电连接， 来控制外部电路中的串行数 据写入所述第二先进先出存储器 （21) 中； 所述第二先进先出存储器 (21) 的第二引脚 （RData) 与所述第二移位寄存器 （22) 的第一引 脚 （Data) 电连接， 所述第二移位寄存器 （22) 的第二引脚 （Ready ) 与所述第二先进先出存储器 （21) 的第三引脚 （RCtr) 电连接， 以 控制所述第二先进先出存储器 （21) 中的串行数据写入所述第二移位 寄存器 （22) 中； 所述第二先进先出存储器 （21) 的第四引脚 （REm pty) 和第五引脚 (Usaging) 分别与所述第二移位寄存器 (22) 的第 三引脚 （Empty) 和第四引脚 （Use) 电连接， 以控制所述第二移位 寄存器 （22) 将串行数据转化为并行数据； 所述第二保持寄存器 （23 ) 的第一引脚 （Active) 和第二引脚 （Ready) 分别与外部电路的第 五引脚 （DataOutActive) 和第六引脚 （DataOutReady) 电连接， 用于 控制外部电路读取所述第二保持寄存器 （23) 中缓存的并行数据。 [权利要求 7] 根据权利要求 6所述的装置， 其特征在于， 所述第二先进先出存储器 (21) 采用同步模式或者异步模式工作， 所述第二先进先出存储器 （ 21) 的第六引脚 （Wclk) 与外部电路中连通写吋钟信号的第七引脚 (DATAWClk) 电连接， 所述第二移位寄存器 （22) 的第五引脚 （cl k) 和所述第二先进先出存储器 （21) 的第七引脚 （Rclk引脚） 均与 外部电路中连通读吋钟信号的第八引脚 （DataRClk) 电连接， 所述第 二保持寄存器 （23) 的第三引脚 （elk) 与外部电路中连通并行数据 的吋钟信号的第九引脚 （DataOutClk) 电连接。 [权利要求 8] 根据权利要求 7所述的装置， 其特征在于， 当所述第二先进先出存储 器 （21) 采用同步模式吋， 外部电路的第九引脚 （DataOutClk) 连通 的并行数据的吋钟信号频率 f Data。utak、 并行数据位宽 N、 所述第二先 进先出存储器 （21) 的第六引脚 （Wclk) 接收的写吋钟信号频率 f wdk 、 以及所述第二先进先出存储器 （21) 的第七引脚 （Rclk) 接收的读 吋钟信号频率 f Rdk之间存在如下关系： f DataOutCl kk/'f 1 Wclk—丄 f DataOutClkk' ^f RRccllkk"— N° [权利要求 9] 根据权利要求 7所述的装置， 其特征在于， 当所述第二先进先出存储 器 （21) 采用异步模式吋， 外部电路的第九引脚 （DataOutClk) 连通 的并行数据的吋钟信号频率 f Data。utak、 并行数据位宽 N、 以及所述第 二先进先出存储器 （21) 的第七引脚 （Rclk) 接收的读吋钟信号频率 f Rdk之间存在如下关系： f DataOutClk' /f =N。 |
[0001] 本发明涉及数据转化技术领域， 特别涉及一种用于数据串行传输的并串、 串并 转换装置。
背景技术
[0002] 随着现代科技的发展， 数据传输技术也得到了长足的发展， 在数据传输的过程 中， 随着吋钟频率越来越高， 并行传输吋， 并行导线之间的相互干扰越来越严 重， 并行传输方式发展到了瓶颈。 而串行传输采用差分信号 (differential signal)传 输技术， 有效地克服了因天线效应对信号传输线路形成 的干扰， 以及传输线路 之间的串扰， 使得串行传输能够获得很高的数据传输率， 而受到广泛应用。
[0003] 现有的现场可编程门阵列 （Field Programmable Gate Array , 简称" FPGA") 技 术中， 为了实现数据的串行传输， 往往会先将电路中的并行数据转化成串行数 据进行传输， 再在传输结束吋将串行数据重新转化为并行数 据。 其中， 为了实 现并串、 串并转换， 需要先将数据先放入保持寄存器， 然后通过控制信号在放 进移位寄存器中进行缓存， 最后通过计数器产生来输出信号来将数据进行 输出
[0004] 但是依靠移位寄存器来缓存数据， 存在以下问题：
[0005] 控制信号复杂。 在 FPGA设计中， 控制信号不仅控制吋钟频率的切换还要负责 数据移位寄存器的移位、 数据的缓冲、 输出的计数控制等， 这样会增加控制信 号的复杂度。 FPGA中控制信号是由组合电路构成， 在高频吋钟系统中控制信号 会出现毛刺和误操作。
[0006] 吋钟可调性小。 现有的 FPGA设计中串并转换和并串转换中的输入吋钟 输出 吋钟比是固定不变的， 在遇到数据延吋吋其控制信号的设计会更加的 复杂， 在 输入吋钟和输出吋钟中存在吋钟偏移吋都会导 致数据转换的错误。
技术问题
[0007] 为了解决现有技术中依靠移位寄存器来缓存数 据存在的信号复杂、 吋钟可调性 小的问题， 本发明实施例提供了一种用于数据串行传输的 并串、 串并转换装置
问题的解决方案
技术解决方案
[0008] 本发明实施例提供了一种用于数据串行传输的 并串、 串并转换装置， 包括： 接 收并行数据并将并行数据转换为串行数据输出 的并串转换单元， 和接收串行数 据并将串行数据转化为并行数据输出的串并转 换单元，
[0009] 所述并串转换单元包括：
[0010] 第一保持寄存器， 用于缓存外部电路传输的并行数据；
[0011] 第一移位寄存器， 用于将所述第一保持寄存器中缓存的并行数据 转换成串行数 据；
[0012] 第一先进先出存储器， 用于缓存所述第一移位寄存器生成的串行数据 ， 并采用 与写吋钟不同的读吋钟来控制缓存数据的输出 ；
[0013] 所述串并转换单元包括：
[0014] 第二先进先出存储器， 用于缓存外部电路传输的串行数据， 并采用与写吋钟不 同的读吋钟来控制缓存数据的输出；
[0015] 第二移位寄存器， 用于将所述第二先进先出存储器中缓存的串行 数据转换成并 行数据；
[0016] 第二保持寄存器， 用于缓存所述第二移位寄存器中生成的并行数 据。
[0017] 在本发明上述的装置中， 在所述并串转换单元中， 外部电路的 DatalnValid引脚 与所述第一保持寄存器的 Valid引脚电连接， 来控制外部电路中的并行数据写入 所述第一保持寄存器中； 所述第一移位寄存器的 Valid弓 I脚与所述第一先进先出 存储器的 WCt I脚电连接， 当所述第一移位寄存器将并行数据转换成串行 数据 吋， 其 Valid引脚会产生写入控制信号， 以控制所述第一先进先出存储器写入串 行数据； 当所述第一先进先出存储器中写入串行数据吋 ， 其 REmpty引脚和 Usage ing引脚分别产生非空信号和 Usageing信号， 所述 Usageing信号表示所述第一先进 先出存储器中储存串行数据的 Bit数， 外部电路通过非空信号和 Usageing信号来 控制所述第一先进先出存储器中缓存的串行数 据的输出。 [0018] 在本发明上述的装置中， 所述第一先进先出存储器采用同步模式或者异 步模式 工作， 所述第一保持寄存器的 elk弓 I脚与外部电路中连通并行数据的吋钟信号的 D atalnClk弓 |脚电连接， 所述第一移位寄存器的 elk弓 |脚和所述第一先进先出存储器 的 Wclk弓 I脚均与外部电路中连通写吋钟信号的 DataWClk弓 |脚电连接， 所述第一 先进先出存储器的 Rclk弓 I脚与外部电路中连通读吋钟信号的 DATARClk弓 |脚电连 接。
[0019] 在本发明上述的装置中， 当所述第一先进先出存储器采用同步模式吋， 外部电 路的 DatalnClk引脚连通的并行数据的吋钟信号频率 f DataInClk 、 并行数据位宽 N、 所 述第一先进先出存储器的 Wclk引脚接收的写吋钟信号频率 f wdk 、 以及所述第一 先进先出存储器的 Rclk引脚接收的读吋钟信号频率 f Rdk 之间存在如下关系：
[0020] f DatalnClk/f Wclk" f DatalnClk/f Rclk" ；
[0021] 所述第一先进先出存储器的 Wfull弓 I脚分别与所述第一保持寄存器的 Full弓 I脚和 所述第一移位寄存器的 Full弓 I脚连接， 当所述第一先进先出存储器的 Wfull弓 I脚产 生满标识吋， 会控制所述第一保持寄存器和所述第一移位寄 存器暂停串行数据 的输入。
[0022] 在本发明上述的装置中， 当所述第一先进先出存储器采用异步模式吋， 外部电 路的 DatalnClk引脚连通的并行数据的吋钟信号频率 f DataInClk 、 并行数据位宽 N、 所 述第一先进先出存储器的 Wclk引脚接收的写吋钟信号频率 f wdk 之间存在如下关 系：
[0023] f DatalnClk/f Wclk =N;
[0024] 所述第一先进先出存储器的 Wfull弓 I脚分别与所述第一保持寄存器的 Full弓 |脚和 所述第一移位寄存器的 Full弓 I脚连接， 当所述第一先进先出存储器的 Wfull弓 I脚产 生满标识吋， 会控制所述第一保持寄存器和所述第一移位寄 存器暂停串行数据 的输入， 并标识所述第一移位寄存器中并转串发生错误 。
[0025] 在本发明上述的装置中， 在所述串并转换单元中， 外部电路的 DATAInValid引 脚与所述第二先进先出存储器的 wa I脚电连接， 来控制外部电路中的串行数 据写入所述第二先进先出存储器中； 所述第二先进先出存储器的 RData弓 |脚与所 述第二移位寄存器的 Data弓 I脚电连接， 所述第二移位寄存器的 Ready弓 |脚与所述 第二先进先出存储器的 RCtr弓 I脚电连接， 以控制所述第二先进先出存储器中的串 行数据写入所述第二移位寄存器中； 所述第二先进先出存储器的 REmpty弓 |脚和 Usaging弓 I脚分别与所述第二移位寄存器的 Empty弓 |脚和 Use弓 |脚电连接， 以控制 所述第二移位寄存器将串行数据转化为并行数 据； 所述第二保持寄存器的 Active 弓 I脚和 Ready弓 |脚分别与外部电路的 DataOutActive弓 |脚和 DataOutReady弓 |脚电连 接， 用于控制外部电路读取所述第二保持寄存器中 缓存的并行数据。
[0026] 在本发明上述的装置中， 所述第二先进先出存储器采用同步模式或者异 步模式 工作， 所述第二先进先出存储器的 Wclk引脚与外部电路中连通写吋钟信号的 DA TAWClk弓 I脚电连接， 所述第二移位寄存器的 elk弓 I脚和所述第二先进先出存储器 的 Rclk弓 I脚均与外部电路中连通读吋钟信号的 DataRClk弓 |脚电连接， 所述第二保 持寄存器的 elk引脚与外部电路中连通并行数据的吋钟信号 的 DataOutClk引脚电 连接。
[0027] 在本发明上述的装置中， 当所述第二先进先出存储器采用同步模式吋， 外部电 路的 DataOutClk引脚连通的并行数据的吋钟信号频率 f Data 。 utClk 、 并行数据位宽 N、 所述第二先进先出存储器的 Wclk引脚接收的写吋钟信号频率 f wdk 、 以及所述第 二先进先出存储器的 Rclk引脚接收的读吋钟信号频率 f Rdk 之间存在如下关系：
[0028] f DataOutClk/f Wclk" f DataOutClk/f Rclk=N。
[0029] 在本发明上述的装置中， 当所述第二先进先出存储器采用异步模式吋， 外部电 路的 DataOutClk引脚连通的并行数据的吋钟信号频率 f Data 。 utClk 、 并行数据位宽 N、 以及所述第二先进先出存储器的 Rclk引脚接收的读吋钟信号频率 f wdk 之间存在如 下关系：
[0030] f DataOutClk/f Rclk=N。
发明的有益效果
有益效果
[0031] 本发明实施例提供的技术方案带来的有益效果 是：
[0032] 通过第一保持寄存器、 第一移位寄存器、 第一先进先出存储器构成并串转换单 元， 以实现并行数据转化为串行数据， 在第一移位寄存器进行数据转化吋， 采 用第一先进先出存储器构成数据缓冲区， 可以有效简化第一移位寄存器控制信 号的组成， 而且， 第一先进先出存储器可以采用与写吋钟不同的 读吋钟来控制 缓存数据的输出， 使得并串转换单元的输入吋钟和输出吋钟可以 处于不同吋钟 域， 进而可以克服由于输入吋钟和输出吋钟中存在 吋钟偏移吋都会导致的数据 转换错误； 同理， 通过第二先进先出存储器、 第二移位寄存器、 第二保持寄存 器构成串并转换单元， 以实现串行数据转化为并行数据， 在第二移位寄存器进 行数据转化吋， 采用第二先进先出存储器构成数据缓冲区， 可以有效简化第二 移位寄存器控制信号的组成， 而且， 第二先进先出存储器可以采用与写吋钟不 同的读吋钟来控制缓存数据的输出， 使得并串转换单元的输入吋钟和输出吋钟 可以处于不同吋钟域， 进而可以克服由于输入吋钟和输出吋钟中存在 吋钟偏移 吋都会导致的数据转换错误。
对附图的简要说明
附图说明
[0033] 为了更清楚地说明本发明实施例中的技术方案 ， 下面将对实施例描述中所需要 使用的附图作简单地介绍， 显而易见地， 下面描述中的附图仅仅是本发明的一 些实施例， 对于本领域普通技术人员来讲， 在不付出创造性劳动的前提下， 还 可以根据这些附图获得其他的附图。
[0034] 图 1是本发明实施例提供的一种用于数据串行传 的并串、 串并转换装置的结 构示意图；
[0035] 图 2是本发明实施例提供的一种并串转换单元的 路图；
[0036] 图 3是本发明实施例提供的一种串并转换单元的 路图。
本发明的实施方式
[0037] 为使本发明的目的、 技术方案和优点更加清楚， 下面将结合附图对本发明实施 方式作进一步地详细描述。
实施例
[0038] 本发明实施例提供了一种用于数据串行传输的 并串、 串并转换装置， 参见图 1 ， 该装置包括：
[0039] 接收并行数据并将并行数据转换为串行数据输 出的并串转换单元 1， 和接收串 行数据并将串行数据转化为并行数据输出的串 并转换单元 2。
[0040] 参见图 2， 该并串转换单元 1包括：
[0041] 第一保持寄存器 11， 用于缓存外部电路传输的并行数据。
[0042] 第一移位寄存器 12， 用于将第一保持寄存器 11中缓存的并行数据转换成串行数 据。
[0043] 第一先进先出存储器 13， 用于缓存第一移位寄存器 12生成的串行数据， 并采用 与写吋钟不同的读吋钟来控制缓存数据的输出 。
[0044] 参见图 3， 该串并转换单元 2包括：
[0045] 第二先进先出存储器 21， 用于缓存外部电路传输的串行数据， 并采用与写吋钟 不同的读吋钟来控制缓存数据的输出。
[0046] 第二移位寄存器 22， 用于将第二先进先出存储器 21中缓存的串行数据转换成并 行数据。
[0047] 第二保持寄存器 23， 用于缓存第二移位寄存器 22中生成的并行数据。
[0048] 在本实施例中， 在串行数据转化成并行数据和并行数据转换成 串行数据吋均设 置数据缓冲区 （即采用了第一先进先出存储器 13和第二先进先出存储器 21) ， 这个缓冲区可以简化控制信号、 消除数据传输吋出现的延吋。 第一先进先出存 储器 13和第二先进先出存储器 21—方面可以作为数据缓冲区来起作用， 另一方 面， 又采用与写吋钟不同的读吋钟来控制缓存数据 的输出， 使得该并串、 串并 转换装置的吋钟可调。
[0049] 在本实施例中， 上述装置的数据转化过程如下：
[0050] 先将外部电路中的并行数据缓存在第一保持寄 存器 11中；
[0051 ] 然后将第一保持寄存器 11中缓存的并行数据通过第一移位寄存器 12转化成串行 数据；
[0052] 最后将转化好的串行数据缓存在第一先进先出 存储器 13中， 并由第一先进先出 存储器 13传输至外部电路中用于传输串行数据的线路 。
[0053] 通过上述过程将并行数据转化成串行数据进行 传输后， 该装置还会接收串行数 据并将其转化成原本的并行数据， 具体过程如下：
[0054] 先将外部电路中的串行数据缓存在第二先进先 出存储器 21中； [0055] 然后将串行数据通过第二移位寄存器 22转化成并行数据；
[0056] 最后将转化好的并行数据缓存在第二保持寄存 器 23中， 并由第二保持寄存器 23 传输至外部电路中。
[0057] 具体地， 参见图 2， 在并串转换单元 1中， 外部电路的 DatalnValid引脚与第一保 持寄存器 11的 Valid弓 I脚电连接， 来控制外部电路中的并行数据写入第一保持寄 存器 11中 （其中隐含了外部电路的数据传输线与第一保 持寄存器 11的数据引脚 D ata引脚电连接） ； 第一移位寄存器 12的 Valid引脚与第一先进先出存储器 13的 W Ctr引脚电连接， 当第一移位寄存器 12将并行数据转换成串行数据吋， 其 Valid引 脚会产生写入控制信号， 以控制第一先进先出存储器 13写入串行数据 （其中隐 含了第一移位寄存器 12的数据引脚 Data引脚与第一先进先出存储器 13的 WData引 脚电连接） ； 当第一先进先出存储器 13中写入串行数据吋， 其 REmpty引脚和 Usa geing引脚分别产生非空信号和 Usageing信号， 该 Usageing信号表示第一先进先出 存储器 13中储存串行数据的 Bit数， 外部电路通过非空信号和 Usageing信号来控 制第一先进先出存储器 13中缓存的串行数据的输出。
[0058] 在本实施例中， 外部电路的并行数据引脚 Data[N-l,0] (其中并行数据的宽度为 N， N为大于 1的正整数） 与第一保持寄存器 11的 Data引脚电连接， 用于传输并行 数据， 夕卜部电路的 Data In Valid引脚与第一保持寄存器 11的 Valid引脚电连接， 用 于产生 Data In Valid信号来控制并行数据写入第一保持寄存器 11中进行缓存。 第 一移位寄存器 12的 Valid引脚与第一先进先出存储器 13的 WCtr引脚电连接， 第一 移位寄存器 12的 Data引脚与第一先进先出存储器 13的 WData引脚电连接， 第一移 位寄存器 12在进行并行数据转化为串行数据吋， 会产生写入控制信号， 即控制 第一先进先出存储器 13写入串行数据的控制信号。 在实际应用中， 只需要标定 并行数据有效为写入控制信号， 就可以大大简化第一移位寄存器 12的控制信号 。 第一先进先出存储器 13的 REmpty弓 |脚与外部电路的 DATA Out Valid弓 |脚电连 接， 第一先进先出存储器 13的 Usageing弓 |脚与外部电路的 DataUsageing弓 |脚电连 接， 第一先进先出存储器 13的 TCtr引脚与外部电路的 DATA Out Ready引脚电连 接， 这样， 外部电路通过第一先进先出存储器 13产生的非空信号和 Usageing信号 来控制第一先进先出存储器 13中缓存的串行数据的输出。 此外， 第一先进先出 存储器 13的 WRst引脚 （即写复位引脚） 、 第一移位寄存器 12的 Rst引脚 （即复位 引脚） 、 第一保持寄存器 11的 Rst引脚 （即复位引脚） 均与外部电路的 DataWRst 引脚电连接； 第一先进先出存储器 13的 RRst引脚 （即读复位引脚） 与外部电路 的 DataR Rst引脚电连接。 此外， 第一先进先出存储器 13的深度可以根据实际需 求设定， 这里不做限制。
[0059] 进一步地， 第一先进先出存储器 13可以采用同步模式或者异步模式工作， 第一 保持寄存器 11的 elk引脚 （即吋钟引脚） 与外部电路中连通并行数据的吋钟信号 的 Data In Clk引脚电连接， 第一移位寄存器 12的 elk引脚 （即吋钟引脚） 和第一先 进先出存储器 13的 Wclk引脚 （即写吋钟引脚） 均与外部电路中连通写吋钟信号 的 DataWClk引脚 （即数据写吋钟引脚） 电连接， 第一先进先出存储器 13的 Rclk 引脚 （即读吋钟引脚） 与外部电路中连通读吋钟信号的 DATARClk引脚电连接。
[0060] 在本实施例中， 第一先进先出存储器 13连通的写吋钟信号与读吋钟信号不同， 当第一先进先出存储器 13采用同步模式吋， 写吋钟信号与读吋钟信号之间存在 关联， 当第一先进先出存储器 13采用异步模式吋， 写吋钟信号与读吋钟信号之 间不存在关联。
[0061] 进一步地， 当第一先进先出存储器 13采用同步模式吋， 外部电路的 DatalnClk引 脚连通的并行数据的吋钟信号频率 f DataInak 、 并行数据位宽 N、 第一先进先出存储 器 13的 Wclk引脚接收的写吋钟信号频率 f wdk 、 以及第一先进先出存储器 13的 Rclk 引脚接收的读吋钟信号频率 f Rdk 之间存在如下关系：
[0062] f DatalnClk/f Wclk" f DatalnClk/f Rclk" ；
[0063] 第一先进先出存储器 13的 Wfull引脚 （即写满引脚） 分别与第一保持寄存器 11 的 Full引脚 （即满信号引脚） 和第一移位寄存器 12的 Full引脚连接， 当第一先进 先出存储器 13的 Wfull引脚产生满标识吋， 会控制第一保持寄存器 11和第一移位 寄存器 12暂停串行数据的输入。
[0064] 进一步地， 当第一先进先出存储器 13采用异步模式吋， 外部电路的 DatalnClk引 脚连通的并行数据的吋钟信号频率 f DataInak 、 并行数据位宽 N、 第一先进先出存储 器 13的 Wclk引脚接收的写吋钟信号频率 f wdk 之间存在如下关系：
[0065] f DatalnClk/f Wclk =N； [0066] 第一先进先出存储器 13的 Wfull弓 I脚分别与第一保持寄存器 11的 Full弓 |脚和第一 移位寄存器 12的 Full弓 I脚连接， 当第一先进先出存储器 13的 Wfull弓 |脚产生满标识 吋， 会控制第一保持寄存器 11和第一移位寄存器 12暂停串行数据的输入， 并标 识第一移位寄存器 12中并转串发生错误。
[0067] 具体地， 参见图 3， 在串并转换单元 2中， 外部电路的 DATAInValid引脚与第二 先进先出存储器 21的 WCtr引脚电连接， 来控制外部电路中的串行数据写入第二 先进先出存储器 21中， 其中， 外部电路的 DATAIn引脚与第二先进先出存储器 21 的 Wdata弓 I脚电连接， 第二先进先出存储器 21的 WFull弓 |脚与外部电路的 DATAIn Ready弓 |脚电连接， 这样第二先进先出存储器 21通过 WCtr弓 |脚和 WFull弓 |脚来控 制外部电路写入串行数据。 第二先进先出存储器 21的 RData引脚与第二移位寄存 器 22的 Data弓 |脚电连接， 第二移位寄存器 22的 Ready弓 |脚与第二先进先出存储器 2 1的 RCtr弓 I脚电连接， 以控制第二先进先出存储器 21中的串行数据写入第二移位 寄存器 22中。 第二先进先出存储器 21的 REmpty弓 |脚和 Usaging弓 |脚分别与第二移 位寄存器 22的 Empty弓 |脚和 Use弓 |脚电连接， 以控制第二移位寄存器 22将串行数 据转化为并行数据， 其中， Usaging引脚产生的 Uasging信号表示的是第二先进先 出存储器 21中有效数据的 Bit数。 第二保持寄存器 23的 Active弓 |脚和 Ready弓 |脚分 别与外部电路的 DataOutActive弓 |脚和 DataOutReady弓 |脚电连接， 用于控制外部 电路读取第二保持寄存器 23中缓存的并行数据。 此外， 第二先进先出存储器 21 的 RRst引脚 （即读复位引脚） 、 第二移位寄存器 22的 Rst引脚 （即复位引脚） 、 第二保持寄存器 23的 Rst引脚 （即复位引脚） 均与外部电路的 DataRRst引脚电连 接； 第二先进先出存储器 21的 WRst引脚 （即写复位引脚） 与外部电路的 DataWR st引脚电连接。
[0068] 在本实施例中， 第二先进先出存储器 21的深度可以根据实际需求设定， 这里不 做限制。
[0069] 进一步地， 第二先进先出存储器 21可以采用同步模式或者异步模式工作， 第二 先进先出存储器 21的 Wclk弓 I脚与外部电路中连通写吋钟信号的 DATAWClk弓 |脚 电连接， 第二移位寄存器 22的 elk弓 I脚和第二先进先出存储器 21的 Rclk弓 I脚均与 外部电路中连通读吋钟信号的 DataRClk弓 |脚电连接， 第二保持寄存器 23的 elk弓 | 脚与外部电路中连通并行数据的吋钟信号的 DataOutClk弓 |脚电连接。
[0070] 在本实施例中， 第二先进先出存储器 21连通的写吋钟信号与读吋钟信号不同， 当第二先进先出存储器 21采用同步模式吋， 写吋钟信号与读吋钟信号之间存在 关联， 当第二先进先出存储器 21采用异步模式吋， 写吋钟信号与读吋钟信号之 间不存在关联。
[0071] 进一步地， 当第二先进先出存储器 21采用同步模式吋， 外部电路的 DataOutClk 引脚连通的并行数据的吋钟信号频率 f Data 。 utClk 、 并行数据位宽 N、 第二先进先出 存储器 21的 Wclk引脚接收的写吋钟信号频率 f wdk 、 以及第二先进先出存储器 21 的 Rclk弓 I脚接收的读吋钟信号频率 f Rdk 之间存在如下关系：
[0072] f DataOutClk/f Wclk" f DataOutClk/f Rclk: N。
[0073] 进一步地， 当第二先进先出存储器 21采用异步模式吋， 外部电路的 DataOutClk 引脚连通的并行数据的吋钟信号频率 f Data 。 utClk 、 并行数据位宽 N、 以及第二先进 先出存储器 21的 Rclk弓 I脚接收的读吋钟信号频率 f Rdk 之间存在如下关系：
[0074] f Data0utClk /f Rclk =N。
[0075] 本发明实施例通过第一保持寄存器、 第一移位寄存器、 第一先进先出存储器构 成并串转换单元， 以实现并行数据转化为串行数据， 在第一移位寄存器进行数 据转化吋， 采用第一先进先出存储器构成数据缓冲区， 可以有效简化第一移位 寄存器控制信号的组成， 而且， 第一先进先出存储器可以采用与写吋钟不同的 读吋钟来控制缓存数据的输出， 使得并串转换单元的输入吋钟和输出吋钟可以 处于不同吋钟域， 进而可以克服由于输入吋钟和输出吋钟中存在 吋钟偏移吋都 会导致的数据转换错误； 同理， 通过第二先进先出存储器、 第二移位寄存器、 第二保持寄存器构成串并转换单元， 以实现串行数据转化为并行数据， 在第二 移位寄存器进行数据转化吋， 采用第二先进先出存储器构成数据缓冲区， 可以 有效简化第二移位寄存器控制信号的组成， 而且， 第二先进先出存储器可以采 用与写吋钟不同的读吋钟来控制缓存数据的输 出， 使得并串转换单元的输入吋 钟和输出吋钟可以处于不同吋钟域， 进而可以克服由于输入吋钟和输出吋钟中 存在吋钟偏移吋都会导致的数据转换错误。
[0076] 上述本发明实施例序号仅仅为了描述， 不代表实施例的优劣。 以上所述仅为本发明的较佳实施例， 并不用以限制本发明， 凡在本发明的精神 和原则之内， 所作的任何修改、 等同替换、 改进等， 均应包含在本发明的保护 范围之内。