Titre : Dispositif et procédé de caractérisation de l'effondrement de courant de transistors GaN

DOMAINE TECHNIQUE

La présente demande se rapporte au domaine des transistors à base de GaN et concerne en particulier un dispositif de mesure amélioré permettant d'évaluer la résistance dynamique à l'état passant de tels transistors.

ÉTAT DE LA TECHNIQUE ANTÉRIEURE

Les transistors à base de GaN ont notamment pour avantage de supporter de grandes densités de courant ainsi que de très hautes fréquences de découpage. Ils trouvent des applications dans le domaine des circuits de puissance tels que les convertisseurs d'énergie électrique et les onduleurs.

Cependant ces transistors sont l'objet d'un phénomène d'effondrement du courant (« current collapse » selon la terminologie anglo-saxonne) dû à des pièges d'électrons dans leur structure semi-conductrice. Un tel phénomène est évoqué par exemple dans le document de T. Hasan, "Mechanism and Suppression of Current Collapse in AIGaN/GaN High Electron Mobility Transistors", PhD thesis - University of Fukui, Japan, 2013.

L'origine de tels pièges peut être une conséquence de plusieurs facteurs, comme par exemple des défauts cristallins, des dislocations, ou la présence d'impuretés. De tels pièges peuvent être également trouvés dans l'interface entre différents matériaux semi-conducteurs et des couches de passivation. Dans les transistors à base de GaN, les pièges sont principalement localisés dans le GaN ou dans l'interface entre cette couche et une autre couche de matériau à grand Gap par exemple à base d'AIGaN. Le phénomène d'effondrement du courant impacte significativement les circuits en particulier les circuits de puissance tels que les convertisseurs ou les onduleurs, qui plus est lorsqu'un fonctionnement à haute température et à faible tension de fonctionnement est requis. Ceci peut même occasionner une casse thermique des composants.

Le document: "The effect of dynamic On-state resistance to systems losses in GaN-based hard switching applications", de R. Hou, J. Lu, PCIM 2019, et le document :"The impact of GaN HEMT dynamic On-state resistance on converter performance", de Cai et al., IEEE Applied Power Electronics Conference and Exposition, Tampa, FL, Mar. 2017, présentent différentes méthodes d'évaluation de la résistance dynamique drain source d'un transistor GaN.

Il se pose le problème de trouver un dispositif permettant de réaliser une mesure de de la résistance dynamique drain - source d'un transistor GaN ayant une précision améliorée et qui soit aisément adaptable au test en série de tels composants.

EXPOSÉ DE L'INVENTION

Selon un mode de réalisation, la présente invention concerne un dispositif d'évaluation dispositif d'évaluation de la résistance dynamique à l'état passant d'un transistor à base de GaN, comprenant un circuit de test ayant :

- un premier bras de circuit, ledit premier bras étant doté d'un premier élément interrupteur et d'un deuxième élément interrupteur connectés entre eux à un premier nœud, ledit circuit de test étant doté d'un troisième élément interrupteur connecté à deuxième nœud, ledit troisième élément interrupteur étant apte à former un deuxième bras dudit circuit de test avec ledit transistor à base de GaN lorsque ledit transistor à base de GaN est connecté au deuxième nœud,

- une alimentation délivrant une tension d'alimentation au premier bras et au deuxième bras,

- une branche entre le premier nœud et le deuxième nœud munie d'une charge inductive et d'un capteur de courant, pour mesurer un courant traversant cette charge inductive, - un interrupteur de mesure pour alternativement connecter ledit transistor à base de GaN à un étage de mesure de tension drain-source à l'état passant dudit transistor base de GaN, et déconnecter ledit transistor à base de GaN dudit étage de mesure de tension drain-source lorsque ledit interrupteur de mesure est mis à l'état bloqué,

- un étage de commande desdits premier, deuxième et troisième éléments interrupteurs, dudit transistor à base de GaN et de l'interrupteur de mesure, l'étage de commande étant configuré pour :

- selon une phase dite « de mesure », mettre, une ou plusieurs fois alternativement le circuit de test dans une première configuration, puis dans une deuxième configuration, la première configuration étant une configuration dans laquelle le premier élément interrupteur et ledit transistor à base de GaN sont rendus passants tandis que le deuxième élément interrupteur et le troisième élément interrupteur sont rendus bloqués, de sorte mettre en série ladite alimentation, ladite branche, et le ledit transistor à base de GaN, la deuxième configuration étant une configuration durant laquelle le deuxième élément interrupteur et le troisième élément interrupteur sont à l'état passant tandis que le premier élément interrupteur et ledit transistor à base de GaN sont mis à l'état bloqué de sorte à mettre en circuit fermé ladite branche avec ladite alimentation, l'étage de commande étant configuré pour déclencher une connexion de l'étage de mesure de tension drain-source audit transistor base de GaN après que le circuit de test soit mis dans la première configuration, et pour déclencher une déconnexion de l'étage de mesure de tension drain-source dudit transistor base de GaN préalablement à ce que le circuit de test soit mis dans la deuxième configuration.

Par rapport aux dispositifs de test de type impulsionnel, le circuit de test du dispositif suivant l'invention permet une caractérisation plus proche des comportements de transistor GaN dans leur domaine applicatif.

Selon un mode avantageux, l'étage de commande est en outre configuré pour, préalablement à la phase de mesure, mettre en œuvre une phase de trempage d'une durée prédéterminée réglable, en rendant passants le premier interrupteur et le troisième interrupteur tandis que le deuxième interrupteur et le transistor à base de GaN sont maintenus bloqués de sorte à mettre le premier nœud et le deuxième nœud à ladite tension d'alimentation.

Selon une possibilité de mise en œuvre, l'étage de commande est configuré pour déclencher une connexion de l'étage de mesure de tension drain-source audit transistor base de GaN, un premier délai réglable prédéterminé après que le circuit de test soit mis dans la première configuration, et pour déclencher une déconnexion de l'étage de mesure de tension drain-source dudit transistor base de GaN, un deuxième délai réglable prédéterminé avant que le circuit de test soit mis dans la deuxième configuration.

Selon une possibilité de réalisation, l'étage de mesure de la tension drain-source comprend un amplificateur opérationnel monté en suiveur et dont l'entrée non-inverseuse est apte à être connectée à l'électrode de drain du transistor à base de GaN.

Avantageusement, l'étage de commande est configuré pour déclencher un passage de la première configuration vers la deuxième configuration ou de la deuxième configuration vers la première configuration en fonction des variations d'un signal en provenance d'un circuit de régulation du courant de ladite charge inductive, ce signal résultant lui-même d'une comparaison entre ledit courant traversant la charge inductive et une valeur de consigne.

Selon une possibilité de mise en œuvre, le circuit de régulation est configuré pour établir la différence entre une valeur moyennée du courant traversant la charge inductive et ladite consigne, et comporte un étage correcteur, en particulier de type proportionnel intégral, configuré pour calculer un rapport cyclique à partir de cette différence, ce rapport cyclique, compris entre zéro et un, étant représentatif d'une proportion entre la durée de ladite première configuration et la durée totale de la première configuration et de la deuxième configuration successives, la valeur du rapport cyclique étant transmise par le biais dudit signal en provenance d'un circuit de régulation à un circuit de modulation par largeur d'impulsion de l'étage de commande pour piloter la grille du premier élément interrupteur, du deuxième élément interrupteur, du troisième élément interrupteur, et dudit transistor à base de GaN.

Selon une possibilité de mise en œuvre le dispositif peut comprendre en outre un moyen de chauffage du transistor à base de GaN. Ce moyen de chauffage peut être en particulier doté d'une source de rayonnement infrarouge configurée pour émettre un faisceau lumineux infrarouge localisé sur le transistor à base de GaN.

Le transistor à base de GaN est typiquement amené à être connecté de manière provisoire sur le circuit de test.

Ainsi, selon une possibilité, ledit circuit est agencé sur un support doté de zones ou structures de connexion sur lesquelles, respectivement une électrode de source, une électrode de drain, et une électrode de grille du transistor GaN sont aptes à être connectées de manière amovible.

Avantageusement, le transistor à base de GaN est encapsulé et/ou monté sur boîtier et ledit circuit de test est agencé sur un support, les structures de connexion étant des structures de connexion et d'accueil prévues respectivement pour permettre un assemblage solidaire du transistor sur ledit support.

Selon une autre possibilité, le transistor est agencé sur une plaque (« wafer » selon la terminologie anglo-saxonne) comportant une pluralité de puces électroniques, chaque puce électronique étant dotée d'au moins un autre transistor GaN, le transistor GaN étant connecté audit support du circuit de test.

Selon un autre aspect, la présente demande concerne un procédé microélectronique comprenant au moins une étape d'évaluation de résistance dynamique à l'état passant d'un transistor GaN à l'aide d'un dispositif tel que défini précédemment, le procédé comprenant des étapes consistant à :

- connecter le transistor à base de GaN aux zones de connexion afin d'évaluer sa résistance dynamique drain source à l'état passant, puis

- déconnecter, le transistor desdites zones de connexion, puis,

- découper le support afin de séparer lesdites puces électroniques. BRÈVE DESCRIPTION DES DESSINS

La présente invention sera mieux comprise sur la base de la description qui va suivre et des dessins en annexe sur lesquels :

La figure 1 sert à illustrer un exemple de structure de transistor à base de GaN dont la résistance dynamique drain source à l'état passant peut être évaluée par le biais d'un dispositif mis en œuvre suivant l'invention ;

La figure 2 sert à illustrer un dispositif pour évaluer la résistance dynamique drain source à l'état passant d'un transistor à base de GaN dans lequel le transistor est agencé en tant qu'élément interrupteur d'un circuit de test à plusieurs interrupteurs et dont l'agencement s'apparente à celui d'un montage de type onduleur ;

La figure 3 donne un exemple de chronogramme de fonctionnement du dispositif de la figure 2 ;

La figure 4 sert à illustrer un exemple de dispositif de chauffage à faisceau infra-rouge pour chauffer de manière localisée le transistor GaN lorsqu'une mesure de résistance dynamique à l'état passant de ce dernier est effectuée ;

La figure 5A sert à illustrer un exemple d'agencement des zones de connexion dans le circuit de test et auxquelles le transistor à base de GaN peut être connecté de manière provisoire et amovible le temps d'une évaluation de résistance dynamique à l'état passant de ce transistor ;

La figure 5B sert à illustrer un exemple d'agencement des structures de connexion et d'accueil du circuit de test auxquelles le transistor à base de GaN peut être connecté de manière provisoire et amovible le temps d'une évaluation de résistance dynamique à l'état passant de ce transistor ;

La figure 6 sert à illustrer une mesure effectuée lorsque le transistor à base de GaN est encore agencé sur la plaque (wafer) sur laquelle il vient d'être fabriqué.

Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.

Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS

La figure 1 donne à présent une vue schématique en coupe d'un exemple de structure de transistor à base de GaN 105 dont on souhaite évaluer la résistance dynamique drain-source à l'état passant RDs_oN_d _yn .

Le transistor 105 est réalisé à partir d'un substrat semi-conducteur 2, par exemple à base de silicium, sur lequel un bloc semi-conducteur comprenant une hétérojonction est disposé. L'hétérojonction est réalisée dans un empilement comprenant une première couche 4 d'un matériau semi-conducteur lll-N ayant une première bande interdite et une deuxième couche 6 d'un matériau semi-conducteur lll-N ayant une deuxième bande interdite, plus grande que ladite première bande interdite. Pour un transistor dit « en GaN » ou « à base de GaN », la première couche 4 est typiquement à base de GaN tandis que la deuxième couche 6 peut être, par exemple, en AIGaN.

Le transistor comprend en outre des contacts électriques de source 7 et de drain 8, qui sont disposés sur et en contact avec des régions de la deuxième couche 6. Chacun des contacts électriques 7 et 8 peut être une couche métallique ou un empilement de couches métalliques. Un gaz d'électrons bidimensionnel 2-DEG peut être formé dans une région de canal située dans la première couche 4, typiquement sous l'interface entre la deuxième couche 6 et la première couche 4.

Le transistor comprend en outre une électrode de grille 10 qui peut être disposée en contact et ici sur une partie de la deuxième couche 6 pour contrôler le gaz d'électrons bidimensionnel. L'électrode de grille 10 est formée d'une région supérieure 12 qui est à base de métal et qui est en contact avec une région inférieure 11 semi- conductrice, par exemple à base de p-GaN.

Pour pouvoir prévenir le phénomène d'effondrement du courant (« current collapse ») on cherche à évaluer la valeur de résistance dynamique d'un tel transistor 105 GaN. Avantageusement, une telle évaluation peut être effectuée directement sur plaque (« wafer » selon la terminologie anglo-saxonne), autrement dit avant même que ce transistor ne soit séparé d'autres transistors avec lesquels il est formé de manière collective sur cette même plaque et que cette plaque ne soit divisée.

On peut, en variante, évaluer cette valeur de résistance dynamique après des étapes de division (« dicing » ou « wafer dicing » suivant la terminologie anglo- saxonne) et optionnellement après que le transistor soit mis en boîtier selon une étape d'encapsulation (« packaging » suivant la terminologie anglo-saxonne).

Pour permettre de mesurer la résistance dynamique drain source d'un transistor du type de celui décrit précédemment en lien avec la figure 1, on prévoit de l'intégrer à un circuit 110, tel qu'illustré sur la figure 2, de sorte à former un circuit de test à interrupteurs dont l'agencement s'apparente à celui d'un onduleur en pont.

Le circuit 110 est alimenté par le biais d'une alimentation 102 continue -DC/-DC par exemple de l'ordre de 10 volts jusqu'à 3 kV, en particulier entre 100 volts et 1700V.

Le circuit 110 est doté d'un premier bras 111 comprenant un premier élément interrupteur Ql, dans cet exemple un premier transistor, et un deuxième élément interrupteur Q2, ici un deuxième transistor, le deuxième élément interrupteur étant relié au premier élément interrupteur en un premier nœud NA.

Le circuit 110 est également doté d'un deuxième bras 112 comprenant un troisième élément interrupteur Q3, ici un troisième transistor. Le transistor 105 GaN dont on souhaite évaluer la résistance dynamique drain RDs_oN_dyn est destiné à compléter le deuxième bras et former le quatrième élément interrupteur du circuit de test. Le troisième transistor Q.3 et le transistor 105 GaN sont ici reliés en un deuxième nœud NB.

Avantageusement, le transistor 105 GaN n'est placé que de manière provisoire en connexion avec les autre éléments interrupteurs Ql, Q2, Q3 pour former le circuit 110. Dans ce cas, une fois que la ou les mesures de résistance dynamique drain- source à l'état passant RDs_oN_dyn ont été effectuées, on peut remplacer le transistor 105 par un autre transistor du même type dont on souhaite également évaluer la résistance dynamique drain-source à l'état passant RDs_oN_d _yn .

Les transistors formant ici respectivement le premier, deuxième et troisième élément interrupteur Ql, Q2, Q3, sont typiquement réalisés dans une technologie distincte de celle du transistor 105 GaN. Ainsi, ces transistors peuvent être en particulier des transistors MOS, avantageusement des MOS de puissance dont la région de canal est par exemple formée dans une couche de silicium. Dans l'exemple de réalisation particulier illustré des transistors NMOS à enrichissement sont utilisés.

On prévoit de mesurer un courant II dans une branche 120 de circuit entre le premier nœud NA et ce deuxième nœud NB afin d'obtenir une image du courant drain-source IDS_ON du transistor 105 GaN lorsque ce dernier est passant.

Pour évaluer le courant II, une branche 120 de circuit entre le premier nœud NA et le deuxième nœud NB comprend un capteur 124 de courant. Un capteur de type à « effet hall » comme par exemple un capteur commercialisé par la société LEM, en particulier de type LEM CKSR, 50A peut permettre de mesurer le courant traversant une charge inductive 122 d'inductance L. Cette charge inductive 122 est de préférence prévue avec une très faible capacité parasite parallèle en haute fréquence par exemple de l'ordre de 0.3 pF dans une plage de fréquence entre 10 MHz et 60 MHz. Le courant II est l'image du courant traversant le transistor 105 en GaN lorsque ce dernier est mis à l'état passant et que la branche 120 est mise en série avec ce transistor 105.

Un étage de mesure 130 de la tension drain source du transistor GaN 105 lorsque ce dernier est mis à l'état passant est également prévu et couplé à l'électrode de drain D et à l'électrode de source S du transistor 105 en GaN.

L'étage 130 de mesure de la tension drain source, est ici doté d'un amplificateur opérationnel Op-Amp selon un montage suiveur, avec une sortie rebouclant sur son entrée inverseuse.

L'amplificateur opérationnel Op-Amp produit en sortie une tension Vds_ON_dut proportionnelle à une différence de potentiels entre un potentiel d'électrode de drain D du transistor 105 mis à l'état passant et un potentiel d'électrode de source S du premier transistor 105 mis à l'état passant.

Dans l'exemple illustré, le drain D du transistor 105 est apte à être couplé lors d'une phase de mesure à l'entrée non-inverseuse V+ de l'amplificateur opérationnel Op-Amp. Un interrupteur Qmeas dit « de mesure » est agencé entre l'électrode de drain D du transistor 101 et l'entrée non-inverseuse V+ de l'amplificateur opérationnel Op-Amp. Cet interrupteur Qmeas de mesure est formé dans cet exemple d'un transistor de couplage ici de type N, en particulier un NMOS à enrichissement, dont la grille est commandée par un signal SQmeas de commande de mesure, pour activer le transistor Mi de couplage et déclencher une phase de mesure.

Lorsque l'interrupteur Qmeas est mis à l'état passant, l'électrode de drain D du transistor 105 est connectée à l'amplificateur consécutivement.

On effectue ici la mesure de tension de drain source pendant la mise en conduction du transistor 105 en GaN. Lorsque la phase de mesure est terminée, le signal de commande de mesure SQmeas est modifié de sorte à déconnecter l'électrode de drain D du transistor 105 de l'amplificateur Op-Amp.

L'amplificateur opérationnel Op-Amp est avantageusement prévu avec une vitesse de balayage (« Slew Rate » selon la terminologie anglo-saxonne) élevée, c'est- à-dire typiquement d'au moins plusieurs centaines de volts par ps, par exemple de l'ordre de 400 V/ps. Avantageusement, l'amplificateur opérationnel Op-Amp peut être alimenté entre V+ et V- par le biais d'une batterie externe, ce qui permet de minimiser les perturbations dans les mesures.

Les éléments interrupteurs Ql, Q2, Q3, et le transistor 105 dont on souhaite mesurer la résistance drain source dynamique RDs_oNdyn, et en particulier leurs états respectifs actif ou inactif (i.e. respectivement passant ou bloqué) sont contrôlés respectivement par des signaux de commande SQ1, SQ2, SQ3, SQDUT.

Un étage 150 de commande connecté au circuit de test 110 peut être prévu pour produire ces signaux de commande SQ1, SQ2, SQ3, SQDUT, respectivement des éléments interrupteurs Ql, Q2, Q3 et du transistor 105, ici appliqués sur leurs électrodes de grilles respectives, ainsi que du signal SQmeas de commande de mesure. Ces signaux sont typiquement produits sous forme d'impulsions et selon des séquences correspondant aux différentes phases de fonctionnement du dispositif, en particulier pour mettre en œuvre une phase dite « de trempage » et une phase dite « de régulation de courant et de mesure » également appelée « phase de mesure ». L'étage de commande 150 est typiquement un circuit numérique ou doté d'un bloc numérique ou est intégré à un circuit numérique, par exemple de type microcontrôleur ou un circuit logique programmable.

Dans l'exemple de fonctionnement illustré, l'étage 150 de commande reçoit lui-même des signaux Srst, Ssoak et Sd.

Le signal Srst est un signal de réinitialisation de l'étage de commande 150 pour le remettre dans une phase dite « d'arrêt ». Les signaux de commande respectifs SQ.1, SQ.2, SQ.3, S DUT, SQmeas sont mis lors de cette phase d'arrêt dans un état inactif, ici un état bas, de sorte que les interrupteurs Ql, Q2, Q3, QDUT, Qmeas sont désactivés (i.e. à l'état bloqué).

Le signal Ssoak est un signal de déclenchement de fin de la phase dite « de trempage », qui est préalable à la phase de mesure, et dont la durée peut être réglée et modulée d'une mesure à l'autre de résistance dynamique.

La durée du trempage peut dépendre en particulier de l'application visée pour le transistor sous test. On peut également réaliser différents tests avec des durées distinctes de trempage d'un test à l'autre afin de déterminer les caractéristiques du transistor. Par exemple, un servo-contrôleur de type « dSpace » produit par la Société dSpace GmbH ou un circuit logique programmable de type FPGA peut être utilisé pour moduler cette durée.

Le signal Sd peut être indicateur d'un rapport cyclique. L'étage 150 de commande est susceptible de modifier les états respectifs de certains de ses signaux de commande SQ.1, SQ.2, SQ3, SQDUT, SQmeas consécutivement à la réception d'un tel signal.

Ce signal Sd peut être lui-même produit par un étage 160 de régulation. Un tel étage 160 reçoit une mesure du courant II mesuré par le capteur de courant 124, peut récupérer une valeur moyenne de ce courant par le biais d'un bloc 162, qui produit une moyenne de courant mesuré afin de pouvoir comparer cette valeur moyenne avec une valeur de courant de référence I L_ref servant de valeur de consigne. Le résultat de cette comparaison est transmis à un étage correcteur 168, ici de type PI («proportionnel- intégral ») qui produit le signal Sd. La régulation peut être réinitialisée par le biais de la réception du signal de réinitialisation Srst de l'étage de commande 150 ou du signal Ssoak de déclenchement de fin de phase de trempage.

L'étage de commande 150 peut être configuré pour déclencher un passage de la première configuration vers la deuxième configuration selon la méthode suivante :

• Le courant mesuré dans l'inductance II peut être moyenné et comparé à une consigne de courant IL_ref prédéterminée, le résultat de cette comparaison est utilisée par l'étage de régulation 160 dotée d'un étage correcteur 168, en particulier un correcteur de type PI, configuré pour calculer un rapport cyclique à partir de cette différence de courant.

• Ce rapport cyclique, compris entre zéro et un, est représentatif d'une proportion entre la durée de la première configuration et la durée totale des deux configurations successives, cette durée totale étant de préférence fixe et prédéterminée ;

• La valeur du rapport cyclique calculé est transmise sous forme du signal Sd et utilisée par un circuit de type « modulation de largeur d'impulsion » (MLI) appartenant à l'étage de commande 150 et qui pilote les quatre transistors Q.1, Q.2, Q.3, 105 successivement selon la première configuration puis la deuxième configuration et à nouveau selon la première configuration suivie de la deuxième configuration et ainsi de suite jusqu'à l'arrêt du test. Un tel arrêt peut être déclenché lorsqu'un critère de convergence est atteint ou une durée de mesure prédéterminée est atteinte.

Un exemple de fonctionnement du dispositif de test avec les différentes phases de fonctionnement précitées est illustré sur le chronogramme de la figure 3, donnant une évolution possible des signaux de commande respectifs SQ.1, SQ.2, SQ.3, des éléments interrupteurs Q.1, Q2, Q3, du signal de commande S DUT du transistor 105 sous test, du signal SQmeas de déclenchement de phase de mesure, de la tension VDs_on_DUT, du transistor 105 à base de GaN, du courant I DS_DUT du transistor 105 à base de GaN, et du courant II traversant la charge inductive 122 et circulant dans la branche 120.

Préalablement à la phase de fonctionnement dite « de trempage » (entre un instant to et un instant ti), le dispositif est dans la phase d'arrêt et les signaux SQ1, SQ.2, SQ.3, SQ.DUT, SQmeas sont ici à un état bas correspondant à un état désactivé ou bloqué des transistors qu'ils commandent respectivement.

Puis, préalablement à une phase de mesure, la phase de trempage de durée déterminée et réglable est mise en œuvre.

La durée de cette phase peut être prévue par exemple entre une microseconde à plusieurs secondes et est fixée à une durée prédéterminée. Cette durée prédéterminée peut être sélectionnée parmi différentes durées par exemple de 1 ps, 2 ps, 2s et 10s en fonction des caractéristiques du transistor 105 sous test. La durée de trempage peut être ajustée d'une mesure à l'autre effectuée sur le même transistor 105 ou sur un transistor suivant venant remplacer le transistor 105 dans le deuxième bras du circuit 110 de test.

Lors de cette phase de trempage déclenchée ici à un instant ti, les signaux de commande SQi et SO.3 du premier élément interrupteur Q.1 et du troisième élément interrupteur Q.3 sont mis dans un premier état, ici un état haut, de sorte à rendre passants le premier interrupteur Q.1 et le troisième interrupteur Q3, tandis que le deuxième interrupteur Q2 et le transistor 105 à base de GaN sont maintenus bloqués par l'intermédiaire des signaux de commande SQi et S dut maintenus dans un deuxième état ici un état bas ou désactivé. Ainsi, ledit transistor 105 à base de GaN est couplé à l'alimentation 102 tandis que les nœuds NA et NB sont mis au même potentiel et en particulier à la tension d'alimentation. Durant cette phase de trempage on impose ainsi la tension d'alimentation entre le drain et la source du transistor 105.

On contrôle ici avantageusement le trempage et sa durée sans devoir ajouter de bras supplémentaire au circuit 110 de test et sans complexifier l'agencement de ce circuit de test.

La phase de trempage se termine à un instant t2 pour démarrer ensuite la phase de régulation de courant et de mesure. Le signal SQDUT de commande du transistor 105 sous test est alors modifié par l'étage de commande 150 et en particulier mis dans un état, ici un état haut, de sorte à rendre passant, autrement dit à activer le transistor 105 GaN. Les signaux SQ2, SQ3 du deuxième élément interrupteur Q2 et du troisième élément interrupteur Q3 sont quant à eux maintenus dans un état bas de sorte à maintenir désactivé (i.e. bloqué) le deuxième interrupteur Q.2 et le troisième élément interrupteur Q3, tandis que le signal SQi, est maintenu dans un état haut de sorte à maintenir activé (i.e. passant) le premier élément interrupteur Ql. L'alimentation 102, la branche 120, et le transistor 105 sont alors mis en série. Le circuit de test 110 se trouve ainsi dans une première configuration correspondant à un premier ensemble d'état des éléments interrupteurs Ql, Q2, Q3, et du transistor 105.

Pour effectuer une mesure, le signal de commande SQmeas est modifié et activé avec un retard ATI réglable après l'instant t2 de démarrage de la première configuration afin de ne pas perturber le comportement en commutation du transistor 105. Le transistor Qmeas de l'étage 130 de mesure peut être ainsi amorcé ou rendu passant un délai ATI par exemple d'une dizaine de nano-secondes après l'amorçage du transistor 105 GaN. L'étage de mesure 130 et en particulier l'amplificateur Op-Amp est alors connecté aux bornes du transistor 105 en GaN.

Puis, une fois la mesure de la tension drain source Vds_on_dut du transistor 105 effectuée, l'étage de mesure 130 et en particulier l'amplificateur Op-Amp est déconnecté du transistor 105 en GaN, en désactivant (i.e. bloquant) l'interrupteur Qmeas de mesure. Le transistor 105 est ensuite désamorcé (i.e. rendu bloqué) un délai AT2 réglable prédéterminé après la désactivation de l'interrupteur Qmeas. Les signaux SQ1, SQ2, SQ3, respectivement du premier élément interrupteur Ql, du deuxième élément interrupteur Q2 et du troisième élément interrupteur Q3 sont dans le même temps modifiés et respectivement mis dans des états de sorte à désactiver (i.e. bloquer) le premier interrupteur Ql, et activer (i.e. rendre passants) le deuxième élément interrupteur Q2 et le troisième élément interrupteur Q3.

On passe ainsi, de la première configuration à une deuxième configuration correspondant à un deuxième ensemble d'états des éléments interrupteur QI, Q2, Q3, et du transistor 105. Dans cette deuxième configuration, l'alimentation 102 et la branche 120 forment un circuit fermé.

Les durées respectives de la première configuration et de la deuxième configuration dépendent de celle durant laquelle le signal SQmeas de déclenchement de mesure est activé, lui-même déduit du signal SQdut, lui-même formé à partir du signal Sd fourni par l'étage de régulation. Le signal SQmeas reproduit les variations du signal SQdut aux délais ATI et AT2 près.

On amorce par le biais du signal SQmeas (autrement dit on met à l'état ON ou passant) l'interrupteur Qmeas plus tard que le transistor 105 sous test dont l'état est commandé par le signal SQdut et on ferme (autrement dit on met à l'état OFF) plus tôt l'interrupteur Qmeas que le transistor 105 pour éviter une perturbation de mesure liée à la commutation du transistor 105.

Lors de la phase de mesure, les signaux de commande SQ1, SQ2, SQ3, SQDUT alternent ainsi au moins une fois et typiquement plusieurs fois, entre un premier ensemble d'états et un deuxième ensemble d'états, de sorte que le circuit 110 de test alterne plusieurs fois entre la première configuration et la deuxième configuration.

Les éléments interrupteurs Ql, Q2, Q3 et 105 peuvent être ainsi commandés selon une méthode d'opposition du type de celle décrite par exemple dans le document « Use of Opposition method in the test of high-power electronic converters », de Forest et al., IEEE transaction on industrial electronics, 2006.

La durée totale de la phase de mesure peut être réglée selon une durée de test prédéterminée ou bien correspondre à un nombre de commutation prédéterminé entre la première configuration et la deuxième configuration.

La fin de la phase de mesure peut être également établie lorsqu'un critère de convergence est atteint. Un tel critère de convergence peut être par exemple tel que lorsqu'à l'issue de plusieurs échantillons de mesure de RDs_oNdyn, la valeur mesurée de la résistance RDs_oNdyn mesurée ne varie plus de K%, par exemple avec K=5, la fin de la phase de mesure est déclenchée.

La fin de la phase de mesure peut être également déclenchée par un utilisateur du dispositif de test, par exemple lorsqu'il visualise par le biais d'un instrument de mesure tel qu'un oscilloscope, qu'une convergence du courant d'inductance II autour de la valeur de consigne est atteinte.

La caractérisation du transistor 105 à base de GaN et en particulier les mesures de LOAD de Vdro _P _Ds_oN afin d'évaluer la résistance RDs_oN_dyn sont réalisés typiquement en chauffant le transistor 105 à une température qui peut être comprise par exemple entre 25°C et 175°C, dans la mesure où la température de fonctionnement du transistor 105 évalué se situe typiquement dans cette gamme.

On met en œuvre de préférence un chauffage localisé du transistor 105 sans échauffer de manière significative les autres éléments du circuit de mesure, et notamment les éléments interrupteurs Q.1, Q.2, Q.3. Pour cela, le chauffage peut être réalisé au moyen d'une source 401 de rayonnement infra-rouge émettant un faisceau infra-rouge 403 sur le transistor 105 GaN, comme dans l'exemple d'agencement illustré sur la figure 4. Le transistor 105 peut être disposé sur un support d'accueil 410, par exemple sous forme d'un plateau vers lequel le faisceau infrarouge est dirigé.

L'exposition au faisceau IR peut être intermittente et dépendante des mesures d'un capteur de température, le pilotage intermittent du faisceau pouvant être réalisé par exemple au moyen d'un régulateur PID (proportionnel, intégral, dérivé).

On peut prévoir au moins deux capteurs distincts de température, un premier qui mesure la température du transistor 105 et un autre capteur qui mesure l'environnement aux alentours. Une enveloppe isolante, telle qu'une couche à base de polyimide par exemple de type Kapton™ peut être utilisée pour protéger le circuit autour du transistor 105 lorsqu'il est soumis au rayonnement infrarouge.

Le faisceau infra-rouge peut être un faisceau actif, c'est-à-dire dont la puissance peut être modulée durant l'exposition. Un circuit de commande de type P.I.D (Proportionnel, Intégral, Dérivé) peut permettre de réguler la puissance de ce faisceau. Un exemple de profil de température du transistor 105 comporte une rampe de montée en température, puis un plateau de température constante, puis une rampe descendante.

Selon un mode de réalisation, le circuit de mesure décrit précédemment est intégré sur le support 410 d'accueil et c'est le transistor 105 GaN qui est rapporté et disposé de manière amovible sur ce support 410 tout en étant connecté au circuit de mesure. En variante il est possible de prévoir un support 410 d'accueil dédié au transistor 105, le reste du circuit de mesure étant connecté à ce support et au transistor 105, mais disposé sur un autre élément de support.

Ainsi, dans l'exemple de réalisation illustré sur la figure 5A, le circuit 110 est pourvu de zones 191, 192, 193 de connexion (représentées de manière schématique sur cette figure) respectivement de l'électrode de source, de l'électrode de drain et de l'électrode de grille du transistor GaN (non représenté). Les zones 191, 192, 193 de connexion peuvent être par exemple sous forme de plots conducteurs. Lorsque le transistor 105 est situé sur une plaque (wafer) comportant d'autres transistors du même type et qui peuvent être réparties sur d'autres puces électroniques sur laquelle le transistor 105 est situé, on connecte de manière provisoire ce transistor 105 aux zones 191, 192, 193 de connexion et on évalue la résistance RDs_oNd _yn . Une fois l'évaluation réalisée, on déconnecte le transistor 105 des zones de connexion 191, 192, 193 qui sont ainsi libérées et prêtes à être connectées à un autre transistor à tester et qui peut être sur la même plaque (wafer) que le transistor 105.

Selon une autre variante, le circuit 110 peut être pourvu de structures 195, 196, 197 d'accueil et de connexion (représentées de manière schématique sur la figure 5B) respectivement de l'électrode de source, de l'électrode de drain et de l'électrode de grille du transistor GaN (non représenté). Par exemple lorsque le transistor 105 est déjà encapsulé ou monté sur boîtier, on dispose le transistor 105, sur ces structures 195, 196, 197 d'accueil et de connexion et on évalue la résistance RDs_oN_d _yn . Une fois l'évaluation réalisée, on retire le transistor 105 du circuit 110 et les structures 195, 196, 197 sont ainsi libérées pour pouvoir accueillir un autre transistor à tester, par exemple un autre transistor monté sur boîtier.

Le transistor 105 à base de GaN testé peut être sous forme intégrée dans un boîtier CMS (pour « composant monté en surface ») ou SMD (« surface mounted device »), ou bien d'un boîtier traversant, c'est à dire muni de pattes de connexion, voire une puce nue (i.e. sans boîtier).

Dans l'exemple de réalisation illustré sur la figure 6, la mesure est effectuée directement sur plaque 600 (« wafer » selon la terminologie anglo-saxonne), avant même que cette plaque ne soit découpée, le circuit de test (non représenté) étant connecté au transistor GaN par le biais de pointes conductrices ou plots de contacts.

Pour mesurer une puce nue 601 sans boîtier, on relie la puce 601 à des structures de connexion (non représentées) et on expose cette puce 601 à un faisceau infrarouge 620 de préférence projeté sur une face opposée à celle sur laquelle le transistor GaN à tester est disposé.

Selon un autre aspect, la présente demande vise à protéger un procédé d'évaluation de résistance dynamique à l'état passant d'un transistor GaN à l'aide d'un dispositif tel que défini plus haut, dans lequel la phase dite « de mesure » est arrêtée lorsqu'un critère de convergence du courant (IL) traversant la charge inductive est atteint ou lorsqu'une durée de mesure prédéterminée est atteinte.