Vorrichtung zum Verarbeiten von Daten und Verfahren zum Betreiben einer solchen Vorrichtung

Die vorliegende Erfindung betrifft eine Vorrichtung zum Verarbeiten von Daten, welche eine mittels eines bestimmten Boot-Blocks bootbare Rechenvorrichtung zum Verarbeiten der Daten und eine mittels einer Betriebsspannung betreibbare Speichervorrichtung zum Speichern zumindest des Boot-Blocks zum Booten der Rechenvorrichtung umfasst.

Des Weiteren betrifft die vorliegende Erfindung ein Verfahren zum Betreiben einer solchen Vorrichtung und ein eingebettetes System (embedded System) mit einer solchen Vorrichtung.

In eingebetteten Systemen mit einer Rechenvorrichtung, wie beispielsweise einer CPU (Central Processing Unit) , einem FPGA (Field Programmable Gate Array) oder einem SoC-FPGA (SoC; System on Chip) , werden zur Speicherung des Betriebssystems und der Daten (oder Nutzerdaten) sogenannte SPI- Flash-Speicher (SPI; Serial Programme Interface) verwendet. Beispielsweise QSPI steht für Quad Serial Programme Interface und ist eine Vier-Draht-Kommunikationsschnittstelle, die sehr schnell ist und deshalb für schnelle Boot-Vorgänge verwendet werden kann. Der Boot-Block oder das Boot-Image für ein automatisiertes Booten muss in jedem QSPI-Flash-Speicher auf den ersten 16 MB liegen. Dies ist erforderlich, weil die fest implementierten Boot-Funktionen in FPGA' s oder CPU' s dies so erfordern. QSPI-Flash-Speicher sind zueinander nahezu kompatibel. Die Hersteller von FPGA' s verwenden diesbezüglich einen genormten Kommunikationsvorgang, um die QSPI-Flash- Speicher der Hersteller beim Boot-Vorgang anzusprechen. Diese Normung für den Boot-Vorgang wurde auf 16 MB beschränkt.

Moderne QSPI-Flash-Speicher haben allerdings bis zu 64 MB Speicher. Bei der Verwendung von QSPI-Flash-Speicher mit mehr als 16 MB muss für dessen Zugriff ein spezielles Register im QSPI-Flash-Speicher beschrieben werden. Nach einem Boot- Vorgang muss demnach dieses Register beschrieben werden, um zum Beispiel bis 64 MB im QSPI-Flash-Speicher beschreiben oder lesen zu können.

Bei der Verwendung von CPU's, FPGA' s oder SoC-FPGA' s ist es möglich, dass diese durch einen externen gewollten oder ungewollten Reset in den Boot-Modus gelangen. Sollte in diesem Fall das spezielle Register im QSPI-Flash-Speicher bereits auf eine Verwendung von größer 16 MB eingestellt sein, dann schlägt der durch den Reset-Vorgang ausgelöste Boot-Vorgang fehl, weil der Boot-Block in den ersten 16 MB liegt. Der Boot-Vorgang wird dann gestoppt und die Vorrichtung umfassend die Rechenvorrichtung und die Speichervorrichtung ist funkti- onslos. Erst wenn die Versorgungsspannung (Betriebsspannung) der Vorrichtung komplett ausgeschaltet wird, dann wird auch der QSPI-Flash-Speicher zurückgesetzt und der Boot-Vorgang kann von den ersten 16 MB des QSPI-Flash-Speichers erfolgen. Des Weiteren sind mittlerweile QSPI-Flash-Speicher bekannt, welche einen externen Reset-Eingang aufweisen. Dies sind allerdings neue Bauteile mit anderen Übertragungsprotokollen. Der externe Reset-Eingang wird dann von einem zusätzlichen CPLD-Baustein (CPLD; Complexe Programmable Logic Device) be- dient, der alle möglichen externen Reset-Ereignisse auswertet und dann den Reset-Eingang des QSPI-Flash-Speichers bedient. Dies ist nachteiligerweise allerdings ein unverhältnismäßig hoher Aufwand für das Resetten (Zurücksetzen) einer Speichervorrichtung .

Vor diesem Hintergrund besteht eine Aufgabe der vorliegenden Erfindung darin, das Zurücksetzen einer Speichervorrichtung, insbesondere in einem eingebetteten System, zu verbessern. Gemäß einem ersten Aspekt wird eine Vorrichtung zum Verarbei ^¬ ten von Daten vorgeschlagen, welche eine mittels eines be ^¬ stimmten Boot-Blocks bootbare Rechenvorrichtung zum Verarbei ^¬ ten der Daten, eine mittels einer Betriebsspannung betreib- bare Speichervorrichtung zum Speichern zumindest des Boot- Blocks zum Booten der Rechenvorrichtung und eine Schaltung zum Ausschalten der Betriebsspannung der Speichervorrichtung in Abhängigkeit zumindest eines einen Reset der Rechenvor- richtung veranlassenden Reset-Signals umfasst.

Bei einem jeden Reset der Recheneinrichtung, veranlasst oder getriggert durch das zumindest eine Reset-Signal, wird die Spannungsversorgung von der Speichervorrichtung getrennt und damit alle Register in der Speichervorrichtung rückgesetzt.

Vorteilhafterweise können hierdurch alle herkömmlichen Speichervorrichtungen, auch solche ohne eigenen Reset-Eingang, auf einfache Weise mit nur geringem Hardware-Aufwand rückge- setzt werden. Da es nicht notwendig ist, einen externen

Reset-Eingang zu verwenden, können vorteilhafterweise herkömmliche Kommunikationsprotokolle, die bereits programmiert sind, weiterverwendet werden. Es ist folglich kein Umstieg auf eine andere Speichervorrichtung oder ein anderes SPI- Protokoll erforderlich.

Die Vorrichtung ist beispielsweise ein eingebettetes System (embedded System) . Der Boot-Block kann auch als Boot-Image bezeichnet werden und ist insbesondere in einem bestimmten Boot-Sektor der Speichervorrichtung gespeichert. Für das Beispiel eines QSPI-Flash-Speichers als Speichervorrichtung ent ^¬ spricht der Boot-Sektor den ersten 16 MB des QSPI-Flash- Speichers . Die Betriebsspannung kann auch als Versorgungsspannung bezeichnet werden.

Das Reset-Signal betrifft beispielsweise einen externen Po- wer-On-Reset-N, der beispielsweise einen SoC-FPGA komplett rücksetzt und infolgedessen beispielsweise ein QSPI-Flash-

Speicher während der Reset-Phase von seiner Spannungsversorgung getrennt wird. Das Reset-Signal kann auch einen externen Software-Reset-N betreffen, der zum Beispiel in einem SoC- FPGA nur die CPU rücksetzt, während der FPGA selbst lauffähig bleibt und infolgedessen der QSPI-Flash-Speicher während der Reset-Phase von seiner Spannungsversorgung getrennt wird. Dieser Software-Reset kann beispielsweise durch einen Debug- ger ausgelöst werden.

Das Reset-Signal kann auch von der Rechenvorrichtung selbst generiert sein. Infolge dieses von der Rechenvorrichtung getriggerten Resets wird die Speichervorrichtung während die- ser Phase von der Spannungsversorgung getrennt. Während dieses Vorgangs wird die Rechenvorrichtung selbst nicht zurück ^¬ gesetzt, sondern läuft weiter. Nach diesem Vorgang, also wenn die Speichervorrichtung wieder alle seine Register durch die Spannungsunterbrechung rückgesetzt hat, kann durch die Re- chenvorrichtung ein eigener interner Selbst-Reset ausgelöst werden, um einen Boot-Vorgang zu beginnen.

Gemäß einer Ausführungsform ist die Rechenvorrichtung ein FPGA (Field Programmable Gate Array) oder ein SoC-FPGA (Sys- tem on Chip-Field Programmable Gate Array) .

Die Rechenvorrichtung kann auch als Steuervorrichtung bezeichnet werden, insbesondere wenn sie Teil eines eingebette ^¬ ten Systems ist und die Steuerungsaufgaben oder die Funktio- nalität des eingebetteten Systems übernimmt.

Gemäß einer weiteren Ausführungsform ist die Rechenvorrichtung eine CPU (Central Processing Unit) . Gemäß einer weiteren Ausführungsform ist die Speichervorrichtung ein Flash-Speicher, insbesondere ohne einen Reset- Eingang .

Gemäß einer weiteren Ausführungsform ist die Speichervorrich- tung ein SPI-Flash-Speicher (SPI; Serial Programmable Interface) . Gemäß einer weiteren Ausführungsform ist die Speichervorrichtung ein QSPI-Flash-Speicher, insbesondere ohne einen Reset- Eingang . Gemäß einer weiteren Ausführungsform ist die Speichervorrichtung ein lötbarer Micro-SD-Speicher, insbesondere ohne einen Reset-Eingang .

Gemäß einer weiteren Ausführungsform ist die Speichervorrich- tung ein eMMC-Speicher, insbesondere ohne einen Reset- Eingang .

Der eMMC-Speicher (eMMC; embedded Multimedia Card) ist ein auf dem MMC-Standard aufbauendes energie- und platzsparendes Speichermedium, welches für die Verwendung als interner Datenspeicher in mobilen Geräten entwickelt ist.

Gemäß einer weiteren Ausführungsform ist die Schaltung dazu eingerichtet, die Betriebsspannung der Speichervorrichtung in Abhängigkeit eines von einem einen Kaltstart der Rechenvor ^¬ richtung überwachenden ersten Überwachungsbaustein generierten ersten Reset-Signals auszuschalten.

Der erste Überwachungsbaustein kann Teil eines inhärent auf dem eingebetteten System vorhandenen Reset-Baustein sein.

Gemäß einer weiteren Ausführungsform ist die Schaltung dazu eingerichtet, die Betriebsspannung der Speichervorrichtung in Abhängigkeit eines von einem einen Warmstart der Rechenvor- richtung überwachenden zweiten Überwachungsbaustein generierten zweiten Reset-Signals auszuschalten. Der zweite Überwachungsbaustein kann ein Debugger sein.

Die jeweilige Einheit, zum Beispiel der erste oder der zweite Überwachungsbaustein, kann hardwaretechnisch und/oder auch softwaretechnisch implementiert sein. Bei einer hardwaretechnischen Implementierung kann die jeweilige Einheit als Vorrichtung oder als Teil einer Vorrichtung, zum Beispiel als Computer oder als Mikroprozessor oder als integrierter

Schaltkreis ausgebildet sein. Bei einer softwaretechnischen Implementierung kann die jeweilige Einheit als Computerpro ^¬ grammprodukt, als eine Funktion, als eine Routine, als Teil eines Programmcodes oder als ausführbares Objekt ausgebildet sein .

Gemäß einer weiteren Ausführungsform ist die Schaltung dazu eingerichtet, die Betriebsspannung der Speichervorrichtung in Abhängigkeit eines von der Rechenvorrichtung generierten dritten Reset-Signals auszuschalten.

Gemäß einer weiteren Ausführungsform ist die Schaltung dazu eingerichtet, die Betriebsspannung der Speichervorrichtung in Abhängigkeit eines von einem einen Kaltstart der Rechenvor ^¬ richtung überwachenden ersten Überwachungsbaustein generierten ersten Reset-Signals, in Abhängigkeit eines von einem ei ^¬ nen Warmstart der Rechenvorrichtung überwachenden zweiten Überwachungsbaustein generierten zweiten Reset-Signals und in Abhängigkeit eines von der Rechenvorrichtung generierten dritten Reset-Signals auszuschalten.

Untenstehende Tabelle 1 zeigt eine übersichtliche Darstellung für das Ausschalten der Spannungsversorgung der Speichervor- richtung und damit für den Reset der Speichervorrichtung. Die rechte Spalte der untenstehenden Tabelle 1 zeigt den Reset, wobei eine 1 einen Reset und eine 0 keinen Reset bezeichnet. Die ersten drei Spalten zeigen die drei Reset-Signale R3, Rl und R2, wobei H einen positiven logischen Signalpegel und L einen negativen logischen Signalpegel bezeichnet (H = high; L = low) . R3 Rl R2 RESET

L H H 0

H H H 1

H L H 1

H H L 1

H L L 1

L L H 1

L H L 1

L L L 1

Tabelle 1

Gemäß einer weiteren Ausführungsform umfasst die Schaltung ein Schaltelement, welches dazu eingerichtet ist, die Be ^¬ triebsspannung der Speichervorrichtung auszuschalten, wenn das erste Reset-Signal einen negativen logischen Signalpegel L hat, wenn das zweite Reset-Signal einen negativen logischen Signalpegel L hat oder wenn das dritte Reset-Signal einen po- sitiven logischen Signalpegel H hat.

Gemäß einer weiteren Ausführungsform ist das Schaltelement als ein erster pMOS-Transistor ausgebildet. Gemäß einer weiteren Ausführungsform umfasst die Schaltung einen ersten Eingangsknoten zum Empfangen des ersten Reset- Signals, einen zwischen dem ersten Eingangsknoten und einem Betriebsspannungsknoten gekoppelten ersten Pull-Up-Widerstand und einen zweiten pMOS-Transistor . Der Gate-Anschluss des zweiten pMOS-Transistors ist mit dem ersten Eingangsknoten verbunden. Der Source-Anschluss des zweiten pMOS-Transistors ist mit dem Betriebsspannungsknoten verbunden. Der Drain- Anschluss des zweiten pMOS-Transistors ist mit dem Gate- Anschluss des ersten pMOS-Transistors verbunden.

Der Betriebsspannungsknoten kann auch als Versorgungsspan- nungsknoten bezeichnet werden. Zwischen diesem und Masse liegt die Betriebsspannung (Versorgungsspannung) an. Gemäß einer weiteren Ausführungsform umfasst die Schaltung einen zweiten Eingangsknoten zum Empfangen des zweiten Reset- Signals, einen zwischen dem zweiten Eingangsknoten und dem Betriebsspannungsknoten gekoppelten zweiten Pull-Up-Wider- stand und einen dritten pMOS-Transistor . Dabei ist der Gate- Anschluss des dritten pMOS-Transistors mit dem zweiten Ein ^¬ gangsknoten verbunden. Ferner ist der Source-Anschluss des dritten pMOS-Transistors mit dem Betriebsspannungsknoten verbunden. Der Drain-Anschluss des dritten pMOS-Transistors ist mit dem Gate-Anschluss des ersten pMOS-Transistors verbunden.

Gemäß einer weiteren Ausführungsform umfasst die Schaltung einen dritten Eingangsknoten zum Empfangen des dritten Reset- Signals, einen zwischen dem dritten Eingangsknoten und Masse gekoppelten Pull-Down-Widerstand und einen zwischen dem drit ^¬ ten Eingangsknoten und dem Gate-Anschluss des ersten pMOS- Transistors gekoppelten Serienwiderstand.

Wie oben ausgeführt, bedingt die Schaltung zum Ausschalten der Spannungsversorgung der Speichervorrichtung in Abhängigkeit eines Resets der Rechenvorrichtung nur wenige zusätzliche Hardwareteile, das heißt nur drei p-Kanal-MOSFET-Tran- sistoren und wenige Widerstände. Gemäß einem zweiten Aspekt wird ein eingebettetes System (em- bedded System) vorgeschlagen. Das eingebettete System umfasst eine Anzahl, insbesondere eine Mehrzahl, von Vorrichtungen gemäß dem ersten Aspekt. Gemäß einem dritten Aspekt wird ein Verfahren zum Betreiben einer Vorrichtung zum Verarbeiten von Daten vorgeschlagen, wobei die Vorrichtung eine mittels eines bestimmten Boot- Blocks bootbare Rechenvorrichtung zum Verarbeiten der Daten und eine mittels einer Betriebsspannung betreibbare Speicher- Vorrichtung zum Speichern zumindest des Boot-Blocks zum Boo ^¬ ten der Rechenvorrichtung umfasst. Das Verfahren weist folgende Schritte auf: Betreiben der Vorrichtung derart, dass die Rechenvor- richtung Daten verarbeitet, und

Ausschalten der Betriebsspannung der Speichervorrichtung in Abhängigkeit zumindest eines einen Reset der Rechenvor- richtung veranlassenden Reset-Signals .

Die für die vorgeschlagene Vorrichtung beschriebenen Ausführungsformen und Merkmale gelten für das vorgeschlagene Ver ^¬ fahren entsprechend.

Gemäß einem vierten Aspekt wird ein Computerprogrammprodukt vorgeschlagen, welches auf einer programmgesteuerten Einrichtung die Durchführung des wie oben erläuterten Verfahrens gemäß dem dritten Aspekt veranlasst.

Ein Computerprogrammprodukt, wie z.B. ein Computerprogramm- Mittel, kann beispielsweise als Speichermedium, wie z.B.

Speicherkarte, USB-Stick, CD-ROM, DVD, oder auch in Form einer herunterladbaren Datei von einem Server in einem Netzwerk bereitgestellt oder geliefert werden. Dies kann zum Beispiel in einem drahtlosen Kommunikationsnetzwerk durch die Übertragung einer entsprechenden Datei mit dem Computerprogrammpro ^¬ dukt oder dem Computerprogramm-Mittel erfolgen.

Weitere mögliche Implementierungen der Erfindung umfassen auch nicht explizit genannte Kombinationen von zuvor oder im Folgenden bezüglich der Ausführungsbeispiele beschriebenen Merkmale oder Ausführungsformen. Dabei wird der Fachmann auch Einzelaspekte als Verbesserungen oder Ergänzungen zu der jeweiligen Grundform der Erfindung hinzufügen.

Weitere vorteilhafte Ausgestaltungen und Aspekte der Erfin ^¬ dung sind Gegenstand der Unteransprüche sowie der im Folgen ^¬ den beschriebenen Ausführungsbeispiele der Erfindung. Im Weiteren wird die Erfindung anhand von bevorzugten Ausführungsformen unter Bezugnahme auf die beigelegten Figuren näher erläutert . Fig. 1 zeigt ein schematisches Blockschaltbild eines ers ^¬ ten Ausführungsbeispiels einer Vorrichtung zum Verarbeiten von Daten; Fig. 2 zeigt ein schematisches Blockschaltbild eines Aus ^¬ führungsbeispiels einer Speichervorrichtung zum Speichern eines Boot-Blocks zum Booten der Rechenvorrichtung; Fig. 3 zeigt ein schematisches Blockschaltbild eines zwei ^¬ ten Ausführungsbeispiels einer Vorrichtung zum Verarbeiten von Daten;

Fig. 4 zeigt ein schematisches Blockschaltbild eines drit- ten Ausführungsbeispiels einer Vorrichtung zum Verarbeiten von Daten; zeigt ein schematisches Blockschaltbild eines Aus ^¬ führungsbeispiels eines eingebetteten Systems; und zeigt ein schematisches Ablaufdiagramm eines Ausführungsbeispiels eines Verfahrens zum Betreiben einer Vorrichtung.

In den Figuren sind gleiche oder funktionsgleiche Elemente mit denselben Bezugszeichen versehen worden, sofern nichts anderes angegeben ist.

Fig. 1 zeigt ein schematisches Blockschaltbild eines ersten Ausführungsbeispiels einer Vorrichtung 10 zum Verarbeiten von Daten oder Nutzdaten ND.

Die Vorrichtung 10 umfasst eine Rechenvorrichtung 20 zum Verarbeiten der Daten ND, eine Speichervorrichtung 30 und eine Schaltung 40.

Die Rechenvorrichtung 20 ist mittels eines bestimmten Boot- Blocks BB bootbar (hochfahrbar) . Die Speichervorrichtung 30 speichert zumindest diesen bestimmten Boot-Block BB zum Booten der Rechenvorrichtung 20. Hierzu zeigt die Fig. 2 ein schematisches Blockschaltbild eines Ausführungsbeispiels ei ^¬ ner Speichervorrichtung 30. Die Speichervorrichtung 30 um- fasst einen ersten Speicherbereich SB1, beispielsweise die ersten 16 MB, und einen zweiten Speicherbereich SB2, beispielsweise die zweiten 16 MB. Nach dem Booten ist eine Re ^¬ gisterumstellung möglich, wenn auch auf den zweiten Speicherbereich SB2 geschrieben werden soll. Die Registerumstellung kann auch durch die Rechenvorrichtung 20 vorgenommen werden.

Die Rechenvorrichtung 20 ist beispielsweise ein FPGA, ein SoC-FPGA oder eine CPU. Die Speichervorrichtung 30 ist beispielsweise ein Flash-Speicher, ein SPI-Flash-Speicher, ein QSPI-Flash-Speicher, ein lötbarer Micro-SD-Speicher oder ein eMMC-Speicher . Insbesondere ist die Speichervorrichtung 30 ein QSPI-Flash-Speicher ohne eigens vorhandenen Reset- Eingang . Die Schaltung 40 der Vorrichtung 10 ist dazu eingerichtet, die Betriebsspannung VB (siehe beispielsweise Fig. 4) der Speichervorrichtung 30 in Abhängigkeit zumindest eines einen Reset der Rechenvorrichtung 20 veranlassenden Reset-Signals Rl, R2, R3 auszuschalten. Durch das Ausschalten der Betriebs- Spannung VB der Speichervorrichtung 30 wird ein Reset der Speichervorrichtung 30 bewirkt. Folglich ist ein Reset der Speichervorrichtung 30 möglich, auch wenn die Speichervorrichtung 30 selbst keinen eigens vorgesehenen Reset-Eingang oder Reset-Anschluss aufweist.

In Fig. 3 ist ein schematisches Blockschaubild eines zweiten Ausführungsbeispiels einer Vorrichtung 10 zum Verarbeiten von Daten ND dargestellt. Das zweite Ausführungsbeispiel der Vor ^¬ richtung 10 der Fig. 3 umfasst alle Merkmale des ersten Aus- führungsbeispiels der Fig. 1. Darüber hinaus hat die Vorrich ^¬ tung 10 der Fig. 3 einen ersten Überwachungsbaustein 61, welcher einen Kaltstart der Rechenvorrichtung 20 überwacht, und einen zweiten Überwachungsbaustein 62, welcher einen Warmstart der Rechenvorrichtung 20 überwacht.

In dem zweiten Ausführungsbeispiel der Fig. 3 ist die Schal- tung 40 dazu eingerichtet, die Betriebsspannung VB der Spei ^¬ chervorrichtung 30 in Abhängigkeit eines von dem ersten Überwachungsbaustein 61 generierten ersten Reset-Signals Rl zum Resetten (Rücksetzen) der Rechenvorrichtung 20, in Abhängigkeit eines von dem zweiten Überwachungsbaustein 62 generier- ten zweiten Reset-Signals R2 zum Resetten der Rechenvorrichtung 20 und in Abhängigkeit eines von der Rechenvorrichtung 20 generierten dritten Reset-Signals R3 zum Resetten der Rechenvorrichtung 20 auszuschalten. Folglich existieren in dem zweiten Ausführungsbeispiel der

Fig. 3 drei unterschiedliche Quellen für ein Reset-Signal Rl, R2, R3 zum Resetten der Rechenvorrichtung 20, wobei durch das jeweilige Reset-Signal Rl, R2, R3 ein Ausschalten der Be ^¬ triebsspannung VB der Speichervorrichtung 30 und damit ein Resetten der Speichervorrichtung 30 bewirkt wird. Details hierzu ergeben sich aus der Fig. 4 und der diesbezüglichen Beschreibung .

Fig. 4 zeigt ein schematisches Blockschaubild eines dritten Ausführungsbeispiels einer Vorrichtung 10 zum Verarbeiten von Daten ND. Das dritte Ausführungsbeispiel der Fig. 4 basiert auf dem zweiten Ausführungsbeispiel der Fig. 3 und weist sämtliche Merkmale des zweiten Ausführungsbeispiels der Fig. 3 auf .

Die Speichervorrichtung 30 der Fig. 4 ist ein QSPI-Flash- Speicher mit vier Drähten 31 zu Vier-Draht-Kommunikation.

Des Weiteren hat der QSPI-Flash-Speicher 30 der Fig. 4 An- Schlüsse 32 für die Versorgung mit Betriebsspannung VB, Anschlüsse 33 für Clock-Signale CLK oder Taktsignale, Anschlüs ^¬ se 34 für CS-Signale (CS; Chip-Select) und Anschlüsse 35 zur Kopplung mit Masse GND. Der Anschluss 32 des Flash-Speichers 30 ist über einen ersten pMOS-Transistor 41 der Schaltung 40 mit einem Betriebsspannungsknoten 43 verbunden, der mit einer Betriebsspannungs- quelle verbunden ist, und folglich den Flash-Speicher 30 mit der Betriebsspannung VB versorgen kann.

Der erste pMOS-Transistor 41 ist dazu eingerichtet, die Be ^¬ triebsspannung VB der Speichervorrichtung 30 auszuschalten, wenn das erste Reset-Signal Rl, welches von dem ersten Über ^¬ wachungsbaustein 61 bereitgestellt ist, einen negativen logischen Signalpegel L hat, wenn das zweite Reset-Signal R2, welches von dem zweiten Überwachungsbaustein 62 bereitgestellt ist, einen negativen logischen Signalpegel L hat, oder wenn das dritte Reset-Signal R3, welches von der Rechenvor ^¬ richtung 20 selbst bereitgestellt ist, einen positiven logi ^¬ schen Signalpegel H hat.

Hierzu umfasst die Schaltung 40 einen ersten Eingangsknoten 42 zum Empfangen des ersten Reset-Signals Rl, einen zwischen dem ersten Eingangsknoten 42 und dem Betriebsspannungsknoten 43 gekoppelten ersten Pull-Up-Widerstand 44 und einen zweiten pMOS-Transistor 45. Der Gate-Anschluss G des zweiten pMOS- Transistors 45 ist mit dem ersten Eingangsknoten 42 verbun- den, welcher wiederum mit dem ersten Überwachungsbaustein 61 gekoppelt ist. Der Source-Anschluss S des zweiten pMOS- Transistors 45 ist mit dem Betriebsspannungsknoten 43 verbunden und der Drain-Anschluss D des zweiten pMOS-Transistors 45 ist mit dem Gate-Anschluss G des ersten pMOS-Transistors 41 verbunden.

Wenn das erste Reset-Signal Rl einen negativen logischen Signalpegel L annimmt, so liegt auch am Gate G des zweiten pMOS- Transistors 45 L an, die Drain-Source-Strecke des zweiten pMOS-Transistors 45 schaltet durch und das Gate des ersten pMOS-Transistors 41 nimmt einen positiven logischen Signalpe ^¬ gel H an. Infolge des positiven logischen Signalpegels H am Gate-Anschluss G des ersten pMOS-Transistors 41 wird die Drain-Source-Strecke des ersten pMOS-Transistors 41 gesperrt und die Betriebsspannung VB kann den Flash-Speicher 30 nicht mehr versorgen. Des Weiteren hat die Schaltung 40 einen zweiten Eingangsknoten 46 zum Empfangen des zweiten Reset-Signals R2, einen zwischen dem zweiten Eingangsknoten 46 und dem Betriebsspannungsknoten 43 gekoppelten zweiten Pull-Up-Widerstand 47 und einen dritten pMOS-Transistor 48. Dabei ist der Gate-An- schluss G des dritten pMOS-Transistors 48 mit dem zweiten

Eingangsknoten 46 verbunden, der Source-Anschluss S des drit ^¬ ten pMOS-Transistors 48 ist mit dem Betriebsspannungsknoten 43 verbunden und der Drain-Anschluss D des dritten pMOS- Transistors 48 ist mit dem Gate-Anschluss G des ersten pMOS- Transistors 41 verbunden.

Wenn das zweite Reset-Signal R2 einen negativen logischen Signalpegel L annimmt, so liegt auch am Gate G des dritten pMOS-Transistors 48 L an, die Drain-Source-Strecke des drit- ten pMOS-Transistors 48 schaltet durch und das Gate des ers ^¬ ten pMOS-Transistors 41 nimmt einen positiven logischen Signalpegel H an. Infolge des positiven logischen Signalpegels H am Gate-Anschluss G des ersten pMOS-Transistors 41 wird die Drain-Source-Strecke des ersten pMOS-Transistors 41 gesperrt und die Betriebsspannung VB kann den Flash-Speicher 30 nicht mehr versorgen.

Ferner hat die Schaltung 40 einen dritten Eingangsknoten 49 zum Empfangen des dritten Reset-Signals R3. Der dritte Ein- gangsknoten 49 ist mit der Rechenvorrichtung 20 gekoppelt.

Zwischen dem dritten Eingangsknoten 49 und Masse GND ist ein Pull-Down-Widerstand 50 gekoppelt. Zwischen dem dritten Ein ^¬ gangsknoten 49 und dem Gate-Anschluss G des ersten pMOS- Transistors 41 ist ein Serienwiderstand 51 gekoppelt. Wenn das dritte Reset-Signal R3 einen positiven logischen Signal ^¬ pegel H annimmt, so liegt auch am Gate-Anschluss G des ersten pMOS-Transistors 41 ein positiver logischer Signalpegel H an, so dass die Drain-Source-Strecke des ersten pMOS-Transistors 41 gesperrt wird und der Flash-Speicher 30 nicht mehr mit der Betriebsspannung VB versorgt werden kann. Folglich wird auch hier der Flash-Speicher 30 rückgesetzt. Fig. 5 zeigt ein schematisches Blockschaltbild eines Ausfüh ^¬ rungsbeispiels eines eingebetteten Systems 100. Das eingebet ^¬ tete System 100 umfasst die Vorrichtung 10 gemäß Fig. 3. Al ^¬ ternativ kann das eingebettete System 100 auch die Vorrichtung 10 der Fig. 1 oder die Vorrichtung 10 der Fig. 4 umfas- sen. Des Weiteren kann das eingebettete System 100 auch eine Mehrzahl von Vorrichtungen 10 gemäß der Fig. 1, gemäß der Fig. 3 oder gemäß der Fig. 4 umfassen.

In Fig. 6 ist ein schematisches Ablaufdiagramm eines Ausfüh- rungsbeispiels eines Verfahrens zum Betreiben einer Vorrich ^¬ tung 10 zum Verarbeiten von Daten ND dargestellt. Die Vorrichtung 10 ist beispielsweise gemäß Fig. 1, gemäß Fig. 3 oder gemäß Fig. 4 ausgebildet. Das Verfahren der Fig. 6 umfasst die Schritte 601 und 602.

In Schritt 601 wird die Vorrichtung 10 derart betrieben, dass die Rechenvorrichtung 20 Daten verarbeitet.

In Schritt 602 wird die Betriebsspannung VB der Speichervor- richtung 30 in Abhängigkeit zumindest eines einen Reset der Rechenvorrichtung 20 veranlassenden Reset-Signals Rl, R2, R3 ausgeschaltet. Das Ausschalten der Betriebsspannung VB der Speichervorrichtung 30 bewirkt ein Resetten der Speichervorrichtung 30.

Obwohl die vorliegende Erfindung anhand von Ausführungsbei ^¬ spielen beschrieben wurde, ist sie vielfältig modifizierbar.