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| WO/2005/006165 | APPARATUS AND INTERFACE FOR CONTACTING A USER |
| JP07098717 | PORTABLE DATA SYSTEM |
中兴通讯股份有限公司 (中国广东省深圳市南山区高新技术产业园科技南路中兴通讯大厦, Guangdong 7, 518057, CN)
| 权 利 要 求 书 1. 一种具有统一机框管理架构的设备， 包括主控板和受控板， 其特征在 于， 所述主控板包含 CPU和与所述 CPU相连的第一逻辑单元， 所述 受控板包含第二逻辑单元、 时钟模块、 应用模块， 所述第二逻辑单元 通过通信接口与所述主控板的第一逻辑单元相连接以与所述第一逻辑 单元通信而实现与所述 CPU之间的信号交互； 所述第二逻辑单元通过 控制接口与所述应用模块相连接， 用于在所述 CPU的控制下对所述应 用模块进行管理和控制； 所述时钟模块用于通过读取预存在存储器中 的预设配置字来完成第二逻辑单元和应用模块的时钟分发。 2. 如权利要求 1 所述的设备， 其特征在于， 所述第一逻辑单元与第二逻 辑单元之间通信的信号包括时钟信号、 数据信号、 使能信号。 3. 如权利要求 1 所述的设备， 其特征在于， 所述第二逻辑单元的控制接 口包括串行总线接口、 并行总线接口、 串行总线接口和并行总线接口 之外的其他控制接口。 4. 如权利要求 3 所述的设备， 其特征在于， 所述串行总线接口包括 I2C 串行接口、 SPI 串行接口、 SMI 串行接口； 所述并行总线接口包括 LOCAL BUS接口； 所述其他控制接口包括状态控制接口。 5. 如权利要求 1 所述的设备， 其特征在于， 所述主控板为一个， 所述受 控板为多个， 所述主控板与每一受控板的通信接口具有各自的地址以 及各自独立的读写单元。 6. 如权利要求 1-5 任一所述的设备， 其特征在于， 所述第一逻辑单元和 所述第二逻辑单元均为 FPGA或者 EPLD。 7. —种如权利要求 1-5 任一所述的具有统一机框管理架构的设备的管理 控制方法， 其特征在于， 包括： 主控板中的 CPU对受控板进行初始化配置， 以及 主控板中的 CPU 与受控板的第二逻辑单元进行数据交互以对受 控板进行管理和控制。 如权利要求 7所述的方法， 其特征在于， 主控板中的 CPU对受控板进 行初始化配置之前包括上电流程， 所述上电流程包括： 受控板上电， 时钟模块读取配置字， 产生所需的时钟， 分发给第 二逻辑单元和应用模块； 第二逻辑单元启动， 在上电成功后获取本板的单板状态信息， 向 主控板发送单板状态信息和初始化请求。 如权利要求 7所述的方法， 其特征在于， 主控板中的 CPU与受控板的 第二逻辑单元进行数据交互以对受控板进行管理和控制包括数据上行 流程， 所述数据上行流程包括： 第二逻辑单元获取本板状态信息， 封装到帧中， 校验后将帧发送 到第一逻辑单元； 所述帧中包括帧类型、 数据类型、 数据和校-险信息； 第一逻辑单元对收到的帧校 -险成功后，通知主控板中的 CPU进行 读取并 -据帧类型和数据类型进行相应的处理。 如权利要求 7所述的方法， 其特征在于， 主控板中的 CPU与受控板的 第二逻辑单元进行数据交互以对受控板进行管理和控制包括数据下行 流程， 所述数据下行流程包括： 主控板中的 CPU将数据封装成帧， 第一逻辑单元对所述帧校 -险后 发送所述帧到第二逻辑单元； 第二逻辑单元对收到的帧进行校-险并告知主控板， 并才艮据所述帧 完成相应操作或发送给相应的应用模块处理； 第二逻辑单元获取应用模块的返回结果或状态指示， 确定操作是 否成功。 |
图 3是本发明实施例的数据通信处理流程； 图 4是本发明的一个应用实例的具体实施示意图 具体实施方式 下面通过具体实施方式结合附图对本发明作进 一步详细说明。 本发明的主要构思在于， 利用逻辑单元， 例如 FPGA (现场可编程逻辑 阵歹 'J )或者其他1 辑单元 (例 口 EPLD, Erasable Programmable Logic Device, 可擦除可编辑逻辑器件） 来实施受控板的管理控制， 从而降低产品的生产和 维护成本。 其实施方案主要包括： 一种具有统一机框管理架构的设备， 包括 主控板和受控板，所述主控板包含 CPU和与所述 CPU相连的第一逻辑单元， 所述受控板包含第二逻辑单元、 时钟模块、 应用模块， 所述第二逻辑单元通 过通信接口与所述主控板的第一逻辑单元相连 接以与所述第一逻辑单元通信 而实现与所述 CPU之间的信号交互；所述第二逻辑单元通过控 制接口与所述 应用模块相连接， 用于在所述 CPU 的控制下对所述应用模块进行管理和控 制； 所述时钟模块用于通过读取预存在存储器中的 预设配置字来完成第二逻 辑单元和应用模块的时钟分发。 如图 2所示，在图 2的示例中，第一逻辑单元和第二逻辑单元均 FPGA, 受控板釆用 氏成本的 FPGA代替 CPU来完成对受控板的多种业务和配置的 管理与控制。 主控板下发给受控板控制命令， 由受控板 FPGA解包协议， 并 完成控制操作。 受控板的控制和管理统一在主控板进行， 由主控板的 CPU软 件进行封装。 主控板中的 CPU软件读写主控板上的 FPGA, 完成控制操作命 令和数据的传递与接收。 为保证主控板同时可操作多个受控板， 主控板的协 议封装由主控板中的 CPU软件完成， 并通过主控板 FPGA各自分发到各个 受控板槽位。 主控板与受控板之间的通信接口 （第一逻辑单元和第二逻辑单 元之间） 利用高速的串行总线， 可以减少主控板与受控板在背板接口的信号 线。 受控板 FPGA主要完成协议的解析， 并按照预先制定的协议进行相应的 操作。 具体的操作根据不同的受控板业务类型来具体 实现。 主控板与受控板之间的接口主要有以下信号线 ： 时钟线： 高速时钟信号， 保证数据的速率； 数据线： 传递主受控板的通信数据， 可选择半双工和双工模式， 即单根 单向线来节省走线或 2才艮双向线保证实时性; 使能线： 使能信号， 用来控制选通主受控板之间的通路。 与原有 CPU受控板相比， 本发明实施例中釆用 FPGA的无 CPU受控板 主要有以下不同： 1、 替代 CPU后， 受控板的应用模块 （例如进行业务处理的业务模块或 者用于存储的存储模块等等， 即 FPGA与时钟模块之外的可以实现某种应用 功能的模块） 不变， FPGA取代 CPU的控制接口。 这些接口包括： 串行总线接口： 如 I2C ( Inter-Integrated Circuit , 两线式串行总线）、 SPI ( Serial Peripheral Interface , 串行夕卜设接口 ）、 SMI ( Serial Management Interface , 串行管理接口） 等常用的串行接口， 当然也可以是其他串行接口； 并行总线接口： 如 LOCAL BUS等的接口， 当然也可以是其他并行接口， 包括自定义的接口； 其他控制接口： 如状态控制接口等。
FPGA取代 CPU后， 完成这些接口协议的转换， 并实现一些简单的监控 和处理任务， 如状态监控和简单的中断处理任务等， 如图 2。
2、 有 CPU受控板的时钟由 CPU来完成配置管理， 如图 1。 在无 CPU 受控板中， 时钟分发不再由 CPU控制， 而是由时钟模块读取 EEPROM (电 可擦除只读存储器） 中预先确定好的配置字来完成， 如图 2。
3、 受控板一部分应用模块的软件接口封装和配置 移交给主控板的 CPU 软件来封装完成。 主控板 FPGA与每个受控板 FPGA之间的通信接口有各自 独立的读写操作单元， 各个接口有各自的地址。 主控板中的 CPU直接封装好 受控板应用模块接口的数据帧结构， 包括协议类型、 数据类型和数据传递给 主控板 FPGA, 主控板 FPGA将这些数据进行校验后封装成统一的帧结 下 发到受控板。 受控板 FPGA根据主控板下发的协议类型， 完成简单的接口转 换， 直接将主控板已经封装好的数据帧生成相应的 接口时序， 完成与应用模 块的通信。 上报数据时， 受控板 FPGA仅将收到的数据和信息直接加上协议 类型封装成单板间通信的协议帧， 上报给主控板即可。 本发明实施例的设备， 其管理控制方法相应也与原有的受控板管理控 制 不同， 其主要包括： 主控板中的 CPU对受控板进行初始化配置， 以及主控板 中的 CPU 与受控板的第二逻辑单元进行数据交互以对受 控板进行管理和控 制。 如图 3所示， 管理控制方法的流程包括上电流程、 数据上行流程、 数据 下行流程， 下面分别予以说明。 本发明实施例中， 受控板的上电流程的具体流程包括： 步骤 A. 受控板上电， 板上时钟模块通过 EEPROM读取配置字， 产生 单板所需的时钟， 分发到各个模块， 包括 FPGA (第二逻辑单元） 和其他模 块 （例如图 2所示的多个应用模块）。 步骤 B. FPGA启动， 通过单板上的 SPI Flash下载 FPGA還辑程序， 以 完成 FPGA的启动配置； 步骤 C. 上电成功后， 受控板 FPGA获取单板状态信息， 并向主控板发 送单板状态信息和初始化请求。 主控板中的 CPU 居受控板的初始化请求完成对受控板的初始化 配置。 数据通信的上行流程包括： 步骤 D. 受控板 FPGA获取本板的状态信息， 如一些单板注册信息等； 步骤 E. 受控板 FPGA将数据封装到定义好的帧结构中， 并在帧头附加 上帧类型和数据类型， 并做校验后通过主控板和受控板之间的接口将 帧发送 到主控板； 步骤 F. 主控板 FPGA收到帧后， 校验成功后通知受控板 FPGA接收成 功， 否则返回失败。 主控板 FPGA通知主控板上的 CPU, 由 CPU读取 FPGA 接收到的帧， 并根据帧类型和帧数据来判断数据和业务的类 型， 由 CPU软件 进行进一步的处理和操作。 数据通信的下行流程包括： 步骤 G.主控板中的 CPU软件将处理好的数据直接封装成要传送的数 据 帧结构， 主控板 FPGA只对这些数据故校-险并加上校-险信息， 然后封装成帧 发送给受控板 FPGA; 步骤 H. 受控板 FPGA收到数据后，并校验成功后通知主控板下 成功， 否则返回失败。 受控板 FPGA根据收到的数据帧头中定义的参数和类型 判 断 FPGA的进一步操作； 步骤 I. 受控板 FPGA判断操作类型， 完成具体的操作， 如完成对某个 模块的控制或者将接收到的帧中的数据直接按 照操作类型产生相应的接口时 序 （如 SPI ), 下发到各个模块中。 步骤 J. 受控板 FPGA获取各个模块的返回结果 （一些对模块的写操作 可能不需要返回结果）或者状态指示， 来表明一次操作是否成功。 如果需要， 则可按照步骤 D-F的流程， 将结果上报给主控板。
FPGA版本在线更新流程： 步骤 K. 主控板发起 FPGA 更新的命令， 按照步骤 G-H 的流程， 下发
FPGA更新的命令。 步骤 L. 受控板 FPGA响应命令确认后， 主控板通过步骤 G, 将 FPGA 更新数据下发到受控板。 受控板 FPGA按照步骤 H, 通过 SPI口， 将数据写 入 Flash中， 并返回结果给主控板。 步骤 M. 主控板收到受控板更新成功消息后， 对受控板进行整版复位， 重复步骤 A-C的操作。 如果返回失败结果， 重复步骤 K-M的操作。 如图 4所示， 图 4是本发明实施例中的基于以太网交换机受控 的一个 应用实例。 在该应用实例中， 主控板上包括 CPU和 FPGA模块 107 (第一逻 辑单元）； 受控板上主要包括时钟模块 101 (包括存储有预设配置字的 EEPROM )、 FPGA模块 102 (第二逻辑单元）、 SPI Flash (闪存） 103、 交换 模块 108、 PHY ( Physical Layer, 物理层）模块 109、 EEPROM和传感器等 模块 111。 图 4中的交换模块 108、 PHY ( Physical Layer, 物理层）模块 109、 EEPROM和传感器等模块 111即前述的应用模块， 用来实现以太网交换、 存 储和传感等应用功能。 主控板与受控板之间通过通信接口 106 实现通信。 FPGA模块 102通过 SPI接口 106与时钟模块 101实现交互， 通过 SMI控制 接口 107与交互模块 108交互， 通过 I2C接口 112与 EEPROM和传感器等 模块 111交互， 交换模块 108与 PHY模块 109之间通过 SMI控制接口 110 交互。 FPGA模块 102包括控制模块 104和接口模块 105。 主控板和受控板的数据通信接口 106, 是一种串行总线， 包括数据、 时 钟和使能信号线。 为节省背板走线， 与其他有 CPU受控板的串行管理总线兼 容（如 IPMI ( Intelligent Platform Management Interface, 智能平台管理接口 ) 总线）， 能够支持多种类型单板的混插。 数据通信接口 106 以一种类 I2C 串行总线为例， 其数据位宽 48bits (不 同应用， 数据位宽可能不一样）， 前 12bits 为通信协议信息和控制信息， 后 32bits为数据信息， 最后 4bits为校-险位。 在第 49个时钟周期， 受控板 FPGA 将数据线置氏， 表示接收成功， 否则为失败， 并通知 CPU, 返回错误。 受控板上电， 时钟模块 101通过单板上的 EEPROM读取配置字， 完成 时钟模块的配置。 时钟配置完成后， 分发时钟给各个模块， 包括 FPGA模块 102、 交换模块 108和 PHY ( Physical Layer, 物理层）模块 109。 FPGA模块 102在工作时钟下通过单板上的 SPI Flash模块 103加载 FPGA程序。 受控板 FPGA模块 102开始工作， 首先控制模块 104获取单板的状态， 并将数据组成 32bit的帧， 加上 12bits的帧头 （包含数据类型、 业务类型、 开始 /结束等信息）， 最后加上 4bits的校验结果， 通过接口模块 105向主控板 FPGA模块 107发送数据。 主控板 FPGA模块 107收到数据， 通知 CPU来处 理。 CPU读取 44bits数据 （已除去校验位）， 并根据预先定义好的协议， 判 断数据的类型为上电信息和初始化请求。主控 板中的 CPU注册受控板的信息 和状态后， 由 CPU通过 FPGA模块 107向受控板发送配置命令。 FPGA发送 的数据帧完全由 CPU软件来产生， 这样可以尽量降氏逻辑单元的复杂度， 进 一步降低资源占用率， 还能够提高调试应用的效率。 以交换模块 108的交换芯片操作管理为例， 描述一次下行通信的过程。 主控板中的 CPU确定 FPGA模块 107发送的帧类型， 产生交换芯片配置的 帧类型， 包括 12bits的帧头 （帧类型、 操作类型等） 以及标准的 SMI管理帧 结构 （ 32bits )„ 接下来由 FPGA模块 107做校验后生成 48bits的数据帧， 通 过主受控板间的通信接口 106发向受控板 FPGA模块 102的接口模块 105。 接口模块 105根据收到帧的前 12bits提取协议信息。 接口模块 105判断为对 交换模块 108的操作管理， 直接将后 32bits的数据产生 SMI接口时序发送给 交换模块 108, 并根据模块的相应状态或者直接返回成功消息 。 消息的内容 按照上行通信流程进行。 受控板 FPGA将交换模块 108的返回结果 （ 32bits ) 或者状态信息直接或间接地封装到 32bits数据帧里， 加上上行通信的帧头协 议， 并做校验后， 将 48bits的帧数据放到发送緩冲区中， 等待主受控板间的 通信接口 106空闲时将数据发送到主控板 FPGA。 主控板 FPGA成功收到数 据后， 同时 CPU读取数据， 并交给 CPU软件来处理数据。 这样完成了一次 主受控板间的通信握手和数据传递。 按照上述步骤， 依次完成对交换模块 108的配置与通信。 对单板上其他 模块的处理与上述步骤类似， 不同的是主控板中的 CPU 的数据帧封装和 FPGA接口模块 105对应用模块之间的接口时序的转换不同。
FPGA模块 102中的控制模块 104可以完成简单的单板控制任务。 主控 板的 CPU的管理控制与受控板的 FPGA的单板控制大致按复杂度区分， 一 般的， 由主控板的 CPU完成各受控板的初始化的相关配置； 而命令操作及数 据处理， 对于实时性较强、 复杂度不高， 受控板 FPGA力所能及的操作与处 理， 如对中断的简单处理， 应用模块状态信息的监控与上报等， 由受控板 FPGA 完成； 而对于实时性不强、 复杂度较高的操作与处理， 则交由主控板 的 CPU来完成。 该方案的实施在前期， 为了调试方便可以设计一个带有 CPU 和 FPGA 兼容版本， 在单板调试前期将各个模块的配置和应用调试 稳定后， 再按照上 述的方法流程进行 FPGA调试。 此时， FPGA调试只用关注通信和处理方面 的工作。 后期再将前期调试完成的参数进行-险证。 当系统达到稳定后， 就可 以在生产时将 CPU等外部电路去掉。 本发明同样满足生产测试的要求， 也兼 容有 CPU单板的混插复用。 与现有技术相比较， 本发明釆用了一个低成本的 FPGA代替 CPU来管 理控制受控板， FPGA的资源要求相对较低， 并且随着 FPGA价格优势的不 断增加， 同时在目前的高速数字电路中， FPGA 的使用领域越来越广， 一般 的单板上都有 FPGA, 因此成本压力得到控制； 另外， 无 CPU的方案可以减 少大量的 CPU外围设备以及电路， 降低了硬件上的复杂度和成本； 同时， 由 FPGA代替 CPU软件来控制受控板， 提高的单板的稳定性和可靠性， 也节省 了大笔的 CPU软件开支。 本发明可以适用于有多个需要管理维护的单板 的应用场景中， 应用场景 更加丰富， 具备较好的通用性。 主控板的 FPGA与各个受控板间的接口能够 并行处理， 提高了系统的处理性能。 以上内容是结合具体的实施方式对本发明所作 的进一步详细说明， 不能 认定本发明的具体实施只局限于这些说明。 对于本发明所属技术领域的普通 技术人员来说， 在不脱离本发明构思的前提下， 还可以做出若千简单推演或 替换， 都应当视为属于本发明的保护范围。
Next Patent: SCHEDULING METHOD AND EVOLVED NODE B