La présente invention concerne une chaîne de traitement audio, du type comportant :

- au moins une entrée numérique pour un signal numérique audio à traiter, codé sur un nombre réduit de bits inférieur à 6,

- un bloc de traitement recevant en entrée le signal numérique audio à traiter et propre à assurer un traitement audio, et

- une sortie numérique pour un signal numérique audio traité.

On connaît des casques de restitution audio comportant un système de réduction de bruit permettant d’annuler les bruits ambiants pour l’utilisateur du casque.

A cet effet, le casque comporte un ou plusieurs microphones permettant de détecter les bruits ambiants ainsi qu’une chaîne de traitement audio des signaux obtenus par le ou les microphones. Cette chaîne est propre à produire un signal antibruit restitué à l’utilisateur au travers des transducteurs électro-acoustiques du casque.

La superposition du bruit ambiant et du signal antibruit diffusé par les transducteurs électro-acoustiques conduit à une annulation ou à tout le moins une réduction du bruit perçu par le porteur du casque.

Dans l’état de la technique, la chaîne de traitement comporte couramment en sortie du microphone un convertisseur analogique-numérique de type SD conduisant à une numérisation en un bit du son capté par le microphone.

Un filtre passe-bas est prévu en sortie du convertisseur analogique-numérique pour assurer une conversion du signal initialement codé sur un bit en un signal multibit, de seize bits par exemple.

Après décimation en sortie du filtre passe-bas, le signal, codé sur seize bits est adressé à un calculateur, tel qu’un DSP qui met en œuvre un algorithme de traitement sur seize bits permettant d’engendrer le signal antibruit.

En sortie du calculateur, le signal est à nouveau filtré puis introduit dans un convertisseur numérique-analogique afin de produire un signal qui après amplification, est appliqué aux transducteurs électro-acoustiques du casque.

Le système de conversion formé du filtre passe-bas, nécessaire pour assurer une conversion des signaux en seize bits est une source de latence qui représente de l’ordre de 50% du temps de traitement de l’ensemble de la chaîne de traitement. Dans des applications telles que la réduction de bruit, il est nécessaire que les temps de traitement soient aussi réduits que possible sans quoi l’efficacité du système de réduction de bruit se trouve amoindrie.

L’invention a pour but de proposer une chaîne de traitement d’un signal audio ayant un faible temps de latence.

A cet effet, l’invention a pour objet une chaîne de traitement audio du type précité, caractérisée en ce le bloc de traitement comporte :

- au moins deux modules élémentaires de traitement à entrée sur le nombre réduit de bits, chaque module élémentaire de traitement comportant un réseau d’opérateurs arithmétiques et, en sortie du réseau un modulateur élémentaire SD d’abaissement du codage sur moins de 6 bits ;

- un réseau de communication codé sur le nombre de bits réduits, auquel sont connectés l’entrée numérique, la sortie numérique et les modules élémentaires de traitement ; et

- au moins une liaison multi-bit avec un codage sur un nombre élevé de bits supérieur au nombre réduit de bits, reliant au moins deux réseaux d’opérateurs arithmétiques de deux modules élémentaires de traitement.

Suivant des modes particuliers de réalisation, la chaîne de traitement comporte l’une ou plusieurs des caractéristiques suivantes :

- elle comporte au moins un convertisseur analogique-numérique amont de type SD dont la sortie est reliée à l’entrée numérique au travers du réseau de communication ;

- elle comporte une entrée pour un signal audio numérique à reproduire reliée à au moins un module élémentaire de traitement au travers du réseau de communication ;

- elle comporte un convertisseur numérique-analogique aval de type SD dont l’entrée est reliée à la sortie numérique ;

- elle comporte un module statistique relié aux sorties des modules élémentaires de traitement ;

- chaque module élémentaire de traitement est à entrée sur 1 bit et à sortie sur 1 bit ;

- le bloc de traitement comporte plusieurs modules élémentaires de traitement qui ont tous la même structure ;

- le ou chaque module élémentaire de traitement est un filtre linéaire récursif d’ordre n avec n³2 ; - chaque module élémentaire de traitement comporte une boucle de retour reliant la sortie du modulateur élémentaire SD d’abaissement du codage sur moins de 6 bits à au moins un point du réseau d’opérateurs arithmétiques du module élémentaire de traitement ;

- la boucle de retour est formée par le réseau de communication codé sur le nombre réduit de bits ;

- chaque réseau d’opérateurs arithmétiques comporte, depuis l’entrée, n branches comportant chacune un multiplicateur et une chaîne de n sommateurs reliés en série avec interposition en aval de chaque sommateur d’un intégrateur, la sortie de chaque multiplicateur étant reliée à une entrée d’un sommateur, la sortie de la chaîne étant reliée au travers d’un multiplicateur à une entrée d’un sommateur final dont une autre entrée est connectée à l’entrée du réseau d’opérateurs arithmétiques au travers d’un multiplicateur, la sortie du réseau d’opérateurs arithmétiques étant formée en sortie du sommateur final ;

- chaque réseau d’opérateurs arithmétiques comporte, reliée à la boucle de retour, n branches comportant chacune un multiplicateur, la sortie de chacun des multiplicateurs étant reliée à une entrée d’un sommateur ;

- elle comporte des moyens de modification des coefficients multiplicatifs des multiplicateurs ;

- la chaîne de n sommateurs comporte entre les sommateurs des moyens d’interruption de la chaîne de sommateurs et des moyens de connexion sélective du modulateur élémentaire SD dans la chaîne de sommateurs ;

- les réseaux d’opérateurs arithmétiques comportent des modules élémentaires arithmétiques et les réseaux d’opérateurs arithmétiques comportent, d’une part, des moyens de connexion sélective des modules élémentaires arithmétiques entre eux, au réseau de communication et aux modulateurs élémentaires SD et, d’autre part, des moyens de commande des moyens de connexion sélective en fonction d’un schéma de connexion prédéterminé ;

- le réseau de communication codé sur le nombre réduit de bit comporte un bus avant et un bus arrière, le bus avant étant relié à l’entrée numérique et le bus arrière étant relié aux modulateurs élémentaires SD, chaque module élémentaire arithmétique comportant des entrées élémentaires reliées aux bus avant et au bus arrière ;

- la chaîne de traitement est propre à mettre en œuvre un algorithme de définition d’un anti-bruit en sortie à partir d’un bruit reçu en entrée ;

L’invention comporte en outre un système de réduction de bruit comportant une chaîne de traitement telle que ci-dessus, au moins un microphone en entrée de la chaîne de traitement et au moins un transducteur électro-acoustique en sortie de la chaîne de traitement. L’invention sera mieux comprise à la lecture de la description qui va suivre, donnée uniquement à titre d’exemple et faite en référence aux dessins sur lesquels :

- [Fig 1] la figure 1 est une vue schématique d’un système de réduction de bruit selon l’invention ;

- [Fig 2] la figure 2 est une vue schématique d’un module élémentaire de traitement du système de réduction de bruit de la figure 1 ;

- [Fig 3] la figure 3 est une vue schématique d’un module d’addition de signaux entrant dans la composition du système de réduction de bruit de la figure 1 .

- [Fig 4] la figure 4 est une vue identique à celle de la figure 2 d’une variante de réalisation d’un module élémentaire de traitement ;

- [Fig 5] la figure 5 est une vue schématique d’un mode de réalisation du système de réduction de bruit de la figure 1 ;

- [Fig 6] la figure 6 est une vue schématique d’un module arithmétique élémentaire entrant dans la constitution d’un module élémentaire de traitement tel qu’illustré sur les figures 2 et 4 ; et

- [Fig 7] la figure 7 est une vue schématique d’un mode de réalisation d’un bloc de traitement entrant dans la composition du système de réduction de bruit de la figure 1 .

Le système 10 illustré sur la figure 1 est un système de réduction de bruit intégré dans un casque audio.

Il comporte un ou plusieurs microphones 12 reliés à une chaîne de traitement 14 dont la sortie est reliée au travers d’un amplificateur 15 à un ou plusieurs transducteurs électro-acoustiques 16 du casque. Dans la suite, un unique microphone et un unique transducteur électro-acoustique seront considérés dans la description.

En outre, le casque comporte une entrée 18 pour un signal audio numérique produit par une source audio 18A, et notamment un signal musical propre à être reproduit par les transducteurs 16 du casque.

La chaîne de traitement 14 comporte d’abord, pour chaque microphone 12, un convertisseur analogique-numérique 20 de type SD, relié en sortie du ou de chaque microphone. Chaque convertisseur 20 est propre à fournir, à sa sortie, un signal numérique audio à traiter codé sur un nombre réduit de bits et notamment un nombre de bits inférieur à six. Avantageusement, le codage s’effectue sur un bit.

La sortie du ou de chaque convertisseur analogique numérique 20 est reliée à une entrée 24 d’un bloc de traitement 26 pour le signal numérique audio à traiter.

Le bloc de traitement 26 est propre à assurer un traitement sur un bit du signal à traiter. La sortie notée 27 du bloc de traitement est reliée à l’entrée d’un convertisseur numérique-analogique 28 de type SD propre à produire un signal analogique adressé à l’amplificateur 15 auquel sont reliés le ou les transducteurs électro-acoustiques16 du casque audio.

Le bloc de traitement 26 comporte au moins deux modules élémentaires de traitement 32A, ... 32N à entrée et sortie sur un bit. Deux modules 32A et 32N sont illustrés sur la figure 1 , mais en pratique leur nombre est très supérieur. Chaque module élémentaire de traitement 32A, ...32N comporte un réseau 34 d’opérateurs arithmétiques et, en sortie du réseau 34, un modulateur élémentaire 36 de type SD d’abaissement du codage sur un bit.

La sortie de chaque module élémentaire de traitement 32A, ... 32N est connectée à l’entrée d’un ou plusieurs autres modules élémentaires de traitement du bloc de traitement 26 ou à la sortie numérique 27.

La sortie de chaque module élémentaire de traitement 32A, ... 32N est également reliée à un module statistique 37 propre à analyser les caractéristiques du signal.

L’entrée 18 est reliée à un sommateur 38 au travers d’un modulateur SD noté 39, propre à assurer une réduction du nombre de bits de codage, en convertissant un signal multibit à son entrée en un signal codé sur un bit.

Le sommateur 38 est interposé dans la chaîne formée des modules élémentaires de traitement 32A, ... 32N ou placé au début de celle-ci. Le sommateur est propre à assurer la superposition numérique du signal numérique audio issu de l’entrée 18 avec le signal numérique audio de sortie d’un module élémentaire de traitement 32A, ...32N, ou de l’entrée 24, ces deux signaux étant codés sur un bit. Sa structure sera décrite ultérieurement.

Avantageusement, les modules de traitement élémentaires 32A, ... 32N sont de structures identiques et ne diffèrent que par des coefficients tels que cela sera décrit ultérieurement.

Avantageusement, chaque module élémentaire de traitement 32A, ... 32N est un filtre linéaire récursif d’ordre n avec n entier supérieur ou égal à 2.

Suivant un mode particulier de réalisation, chaque module élémentaire de traitement 32A, ... 32N est un filtre linéaire récursif d’ordre 2 parfois désigné par bi-quad en anglais.

Un exemple de réalisation d’un tel filtre bi-quad est illustré sur la figure 2, où l’on retrouve sur la figure 2 le réseau d’opérateurs arithmétiques 34 et, en sortie, le modulateur Sur cette figure, le réseau 34 comporte une entrée élémentaire pour un signal u reçu de l’entrée 24 pour le premier module élémentaire de traitement 32A et de la sortie du module de traitement élémentaire précédent pour les modules de traitement élémentaires suivants.

Le réseau d’opérateurs arithmétiques 34 comporte, depuis l’entrée élémentaire, deux branches 42A, 42B comportant chacune un multiplicateur 44A, 44B adapté pour assurer une multiplication du bit reçu en entrée par un coefficient bi et b2 respectivement. Les coefficients multiplicateurs b1 et b2 sont codés sur plusieurs bits, de sorte que la sortie des multiplicateurs qui sont des nœuds internes au réseau 34 sont des signaux multibits. Vu que le signal d’entrée du multiplicateur n’est que -1 ou + 1, la multiplication n’est pas plus complexe à réaliser qu’un multiplexeur. Avantageusement, b1 et b2 sont des puissances de 2.

Le réseau d’opérateurs arithmétiques 34 comporte en outre une chaîne de deux sommateurs 46A, 46B reliés en série avec interposition en sortie de chaque sommateur d’un intégrateur 48A, 48B.

La sortie de chaque multiplicateur 44A, 44B est reliée à une entrée d’un sommateur 46A, 46B.

La sortie de la chaîne est reliée au travers d’un multiplicateur 50 propre à assurer une multiplication par un coefficient c à une entrée d’un sommateur final 52 dont une autre entrée est connectée à l’entrée élémentaire pour recevoir le signal u au travers d’un multiplicateur 54 propre à assurer la multiplication par un coefficient d. La sortie du sommateur final 52 forme la sortie du réseau d’opérateurs arithmétiques 34 et est reliée à l’entrée du modulateur SD 36. Le coefficient c est choisi avantageusement égal à la puissance de 2, de sorte que, une fois encore, la multiplication n’est pas complexe qu’un multiplexeur.

Le modulateur SD 36 est propre à assurer une réduction du nombre de bits de codage, convertissant un signal multibit à son entrée en un signal codé sur un bit.

La sortie du modulateur SD 36 est reliée par une boucle de retour 56 à au moins un point du réseau d’opérateurs arithmétiques 34 pour réintroduire le signal numérique de sortie codé sur un bit.

Dans le mode de réalisation de la figure 2, la boucle de retour 56 est reliée au sommateur 46A, 46B de la chaîne de sommateurs au travers de multiplicateurs 58A, 58B propres à assurer une multiplication par un coefficient respectivement a1 et a2.

Chacun des multiplicateurs 44A, 44B, 50, 54, 58A et 58B est relié à une unité de commande 60 assurant le paramétrage du coefficient multiplicateur. Les multiplicateurs de l’ensemble des modules élémentaires de traitement sont reliés à la même unité de commande 60.

La fonction de transfert du filtre bi-quad, décrit sur la figure 2, assurant un traitement à entrée et sortie sur 1 bit s’écrit :

[Math 1]

On conçoit que le signal u introduit en entrée du module élémentaire de traitement 32A de la figure 2, codé sur un bit, conduit en sortie du sommateur 52 à un signal sur plusieurs bits.

Le signal multibit obtenu en sortie du sommateur 52 est transformé en un signal codé sur un bit par le module SD 36, assurant ainsi le codage du signal sur seulement un bit à l’entrée du module de traitement élémentaire suivant, ou encore à la sortie du bloc de traitement 26 lorsque le module de traitement élémentaire est le dernier de la chaîne.

Ainsi, en entrée et en sortie du bloc de traitement 26, le signal est codé sur un bit et entre chaque module de traitement, le signal est à nouveau codé sur un bit même si temporairement, l’information est codée sur un nombre supérieur de bits lors du traitement dans le réseau d’opérateurs arithmétiques 34 d’un module élémentaire de traitement.

Sur la figure 3 est décrit le sommateur 38 comportant une entrée pour un signal u1 issu du convertisseur 20 et une entrée pour un signal issu u2 de l’entrée 18 de réception d’un signal audio.

Le sommateur 38 est de même structure que les modules élémentaires de traitement 32A, ... 32N et notamment ici est formé à partir des mêmes composants que le filtre bi-quad 32A. Les composants sont agencés de manière analogue, mais certains composants ou liaisons sont désactivés par des moyens de programmation. Ces composants ou liaisons ont été barrés sur la figure 3 par une croix.

Ainsi, le sommateur comporte la chaîne d’intégrateurs et de sommateurs 46A, 46B, 48A, 48B. Les intégrateurs étant transformés par programmation en registres simples ne faisant pas d’intégration. Le multiplicateur 50 ainsi que le modulateur SD 36 sont maintenus en sortie de la chaîne de sommateurs et d’intégrateurs.

Les entrées recevant les signaux u1 et u2 sont reliées aux sommateurs respectivement 46B et 46A au travers des multiplicateurs 44A, 44B.

La boucle désignée par 56 sur la figure 2 est supprimée.

La sortie du sommateur 38 est formée en sortie du modulateur SD 36. On conçoit qu’un tel sommateur 38 permet d’ajouter les signaux u1 et u2 codés sur un bit chacun préalablement multiplié par un coefficient b2 et b1. Le signal multibit obtenu en sortie du multiplicateur 50, est alors remodulé en un signal un bit par le modulateur SD 36.

Selon l’invention, la chaîne de traitement 26 décrite ici est programmée, par choix des coefficients de chacun des réseaux d’opérateurs arithmétiques pour mettre en œuvre un ou plusieurs algorithmes de réduction de bruit.

Grâce à l’unité de commande 60, la chaîne de traitement 14 est reconfigurée à la demande, afin de modifier l’algorithme de réduction de bruit mis en œuvre par modification des paramètres multiplicatifs, certains d’entre eux pouvant être mis à zéro.

La modification de l’algorithme de traitement antibruit est effectuée automatiquement par exemple en fonction des conditions de bruit extérieur pour optimiser l’algorithme utilisé au type de bruit pouvant être traité.

Le recours à un bloc de traitement à entrée et sortie en un bit et assurant l’essentiel des traitements sur un nombre réduit de bits avant un recodage en un bit peuvent réduire le temps de traitement. Aucune latence ne résulte de l’usage d’un filtre passe-bas pour un codage du signal sur seize bits.

Dans le mode de réalisation de la figure 4, le module élémentaire de traitement 32A comporte une chaîne de sommateurs comportant k sommateurs et k intégrateurs en aval de chaque sommateur, c’est-à-dire, qu’elle comporte en plus des sommateurs 46A, 46B et des intégrateurs 48A, 48B, des sommateurs 46C à 46K et des intégrateurs 48C à 48K.

De même, des branches supplémentaires 42C à 42N chacune munie d’un multiplicateur 44C à 44K de coefficient b3 à b _k relient l’entrée recevant le signal u aux sommateurs 46C à 46K. Enfin, la sortie 4 du modulateur SD 36 est reliée aux sommateurs 46C à 46K par des multiplicateurs 58C à 58N de coefficients a3 à a _k respectivement.

La fonction de transfert s’écrit alors pour ce filtre d’ordre k sous la forme :

[Math 2]

Sur la figure 5 est illustré un mode de réalisation pratique du système de la figure 1. Les éléments identiques sont désignés par les mêmes numéros de référence.

Le bloc de traitement 26 comporte un réseau de communication 75 avec un codage sur le nombre réduit de bits inférieur à 6 et notamment avantageusement un codage sur 1 bit. Chaque microphone 12, chaque transducteur électro-acoustique 16 et la source audio 18 sont chacun reliés au réseau 75 au travers du convertisseur analogique- numérique 20, d’un modulateur SD 39 et du convertisseur numérique-analogique 28.

Chacun des modules élémentaires de traitement 32A, 32B ...32 N est relié également au réseau 75. En particulier, les entrées des réseaux d’opérateurs arithmétiques 34 sont reliés au réseau 75 pour recevoir les bits à traiter par les multiplicateurs 44A - 44K et 58A-58K. De même, les sorties des modulateurs élémentaires SD 36 sont reliés à ce même réseau 75 pour adresser les bits de sortie en entrée d’un réseau d’opérateurs arithmétiques 34 du même module élémentaire de traitement ou d’un autre module élémentaire de traitement ou encore vers la sortie numérique 27.

Par ailleurs, des liaisons multibits 77 relient directement entre eux les réseaux d’opérateurs arithmétiques 34 de modules élémentaires de traitement 32A-32 N différents. Sur ces liaisons, le signal numérique est codé sur un nombre élevé de bits supérieur au nombre réduit de bits. En particulier, le nombre élevé de bits est supérieur ou égal à 8.

Ces liaisons multibits 77 permettent de combiner les réseaux d’opérateurs arithmétiques 34 de différents modules élémentaires de traitement 32A-32 N avec un seul modulateur élémentaire SD 36, de façon par exemple à créer un filtre d’ordre plus élevé que celui possible avec un module élémentaire de traitement 32A-32 N.

Sur la figure 6 est illustré un module arithmétique élémentaire 70 entrant dans la composition d’un filtre tel qu’illustré sur les figures 2 et 4 et plus généralement dans un agencement réel tel qu’illustré sur les figures 1 , 5 et 7.

Ce module arithmétique élémentaire comporte un sommateur 46A dont la sortie est reliée à un intégrateur 48A. En sortie du sommateur 46A est prévu un module de décalage arithmétique 78 propre à assurer une multiplication par une puissance de 2 et assurant lorsque nécessaire le rôle de multiplicateur 50, le coefficient étant alors la puissance de 2.

Les deux autres entrées du sommateur 46A sont reliées à des entrées élémentaires pour des signaux u et v au travers des multiplicateurs 44A et 58A assurant une multiplication par un coefficient b et a respectivement.

Sur encore une autre entrée du sommateur 46 est reliée la sortie d’un organe de sélection 79 recevant en entrée sous la commande du module 60 un bit nul ou un bit reçu d’un autre module arithmétique élémentaire 70 placé en aval permettant ainsi de reconstituer une chaîne de sommateurs et d’intégrateurs comme présents dans les filtres des figures 2 et 4.

Comme précédemment, les multiplicateurs 44A et 58A sont commandés par l’unité de commande 60. Sur la figure 7 est représenté un bloc de traitement 26 comportant cinq modules de traitement élémentaires 32A, 32B, 32C, 32D, 32E reliés successivement en série.

Chaque module de traitement élémentaire 32A, 32B, 32C, 32D, 32E comporte deux modules élémentaires arithmétiques 70 tels qu’illustrés sur la figure 6 reliés ensemble et formant ensemble un réseau d’opérateurs arithmétiques 34. Il comporte en outre un convertisseur élémentaire SD 36 en sortie.

La sortie d’un module élémentaire arithmétique 70 est relié sur une entrée de l’organe de sélection 79 du module élémentaire arithmétique aval 70 par une liaison multibit 80.

La sortie du module élémentaire arithmétique aval 70 est reliée à l’entrée du module élémentaire arithmétique amont 70 d’un autre module de traitement élémentaire 32 au travers d’une liaison multi-bit 77 présentée en regard de la figure 5 et visible entre les modules de traitement élémentaire 32A - 32E sur la figure 7.

Dans cet agencement, le réseau de communication 75 comporte un bus avant 82 et un bus arrière 84.

Le bus avant est relié à l’entrée 24 et à la source audio 18A au travers du modulateur

SD 39.

Le bus arrière 84 forme pour chaque module élémentaire de traitement la boucle de retour 56, en étant relié aux sorties des modulateurs SD 36.

Les entrées élémentaires pour les signaux u et v des modules arithmétiques élémentaires 70 sont reliées chacun respectivement au bus avant 82 et au bus arrière 84 par un sélecteur commandé 86. Ces sélecteurs 86 sont commandés par l’unité de commande 60. Ces sélecteurs assurent de manière sélective la transmission d’un bit nul ou d’un bit reçu du bus auquel il est connecté en fonction de sa commande.

Les sorties des modules arithmétiques élémentaires 70 sont reliées à un sélecteur 88 commandé depuis l’unité de commande 60 et dont la sortie est reliée à un sommateur correspondant au sommateur 52.

L’une des entrées du sommateur 52 est reliée par le multiplicateur 54 à l’une des entrées du module arithmétique élémentaire connectée au bus avant 82.

La sortie du sommateur 52 est comme dans les modes de réalisation des figures 2 et 4 reliée à l’entrée du modulateur élémentaire SD 36.

Le multiplicateur 54 est propre à assurer une multiplication par un coefficient + d ou - d sous la commande de l’unité de commande 60.

La sortie du modulateur élémentaire SD 36 est reliée au bus arrière 84 ainsi qu’au bus avant 82. On conçoit qu’avec une telle structure de chaîne de traitement, comportant une multiplicité de modules élémentaires de traitement de même structure, formés eux-mêmes de modules élémentaires arithmétiques identiques, chacune des connexions et les coefficients multiplicatifs étant paramétrables depuis l’unité de commande 60, il est possible de définir facilement à partir d’une même structure physique des algorithmes de réduction de bruit dont l’essentiel des traitements s’effectue sur un bit. Les signaux d’entrée de chacun des modules élémentaires de traitement étant codés sur un bit et les signaux de sortie de ces mêmes modules élémentaires de traitement successifs étant eux-mêmes codés sur un bit, les temps de latence de la chaîne de traitement sont très réduits. La présente d’un réseau de communication 75 sur 1 bit permet un traitement simple et rapide de bout en bout.