以下、本発明の実施形態に関して図面を� ��照して詳細に説明する。

 (実施形態1)
 図1は、本発明の第1の実施形態であるデジ� �ルPLL回路の構成を示す。

 図1において、101はRPA回路(Reference Phase Ac cumulator:リファレンス位相算出器)、102はVPA回� ��(Variable Phase Accumulator:可変位相算出器)、103 は位相比較器(比較器)、104は入力される位相� ��差系列に対してフィルタ処理を行って誤差� ��平滑化するループフィルタ、106は制御発振� ��、105は前記制御発振器106を制御する制御量� ��成器、107は微小位相誤差生成器、108は微小� ��相誤差生成器107の動作タイミングを生成す� ��ゲート回路、109は出力クロックCKV1に同期し てリファレンス信号FREFをリタイミングした� �号CKR1を生成するレジスタ回路、110は前記リ� ��イミング信号CKR1に同期して動作するレジス タ回路、111は前記リタイミング信号CKR1を1ク� ��ック遅延させた信号CKR2を生成するレジスタ 回路、112は前記リタイミング遅延信号CKR2に� �期して動作するレジスタ回路である。

 本デジタルPLL回路では、RPA回路101とVPA回� ��102を元に、リファレンス信号FREFと出力クロ ック信号CKV1との間の整数部の位相誤差を、� �小位相誤差生成器107は小数部の位相誤差を� �出し、これらを組み合わせてループフィル� �104で平滑化処理を行う。制御量生成器105は� �前記ループフィルタ104の出力を元に制御発� �器106の制御コードを生成し、最終的に制御� �振器106の出力クロックCKV1の周波数がリファ� ��ンス信号FREFの周波数の周波数制御ワードFCW 倍となるようにフィードバック制御がなされ る。

 以下、図1に示したデジタルPLL回路の構成 及び動作について詳細を説明する。

 図2に、RPA回路(第2のカウンタ)101の構成例 を示す。1011は加算器であり、1012はリタイミ� ��グ信号CKR1に同期して加算器1011の出力を保� �するレジスタである。レジスタ1012は、リタ� ��ミング信号CKR1の立上りエッジ毎に自身の保 持する値と周波数制御ワードFCWとを加算した 値を取り込み(周波数制御ワードFCWの値を積� �し)、リファレンス位相値PHRを算出する。

 次に、図3に、VPA回路(第1のカウンタ)102の 構成例を示す。1021は加算器であり、1022はリ� ��イミング信号CKV1に同期して加算器1021の出� �を保持するレジスタである。レジスタ1022は� ��出力クロックCKV1の立上りエッジ毎に自身の 保持する値と“1”とを加算した値を取り込� �(+1インクリメント演算し)、出力クロックCKV1 の可変位相値PHVを算出する。

 周波数制御ワードFCW=2.25としたときの図2� ��示したRPA回路101と図3に示したVPA回路102との 動作タイミングチャートを図4に示す。

 図1において、位相比較器103は、出力クロ ックCKV1の可変位相値PHVをリタイミング信号CK R1でリタイミングした信号を更にレジスタ回� ��112においてリタイミング遅延信号CKR2でリタ イミングした信号と、リファレンス位相値PHR をレジスタ回路112においてリタイミング遅延 信号CKR2でリタイミングした信号の整数部と� �比較を行う。出力クロックCKV1の可変位相値P HVとリファレンス位相値PHRとは、何れも、出� ��クロックCKV1の1パルスを“1”として扱って� ��るので、直接差を取ることにより、整数部� ��位相誤差を算出することが可能である。尚� ��リタイミング遅延信号CKR2でのリタイミング は微小位相誤差生成器107とのタイミング調整 のために行う。

 図5は、前記ゲート回路108の構成例を示す 。同図において、1081は出力クロックCKV1の可� ��位相値PHVとリファレンス位相値PHRの整数部� ��の比較を行う比較器であり、1082は比較器108 1の出力と出力クロックCKV1との論理積を出力� ��るANDゲートである。比較器1081は、出力クロ ックCKV1の可変位相値PHVに“1”を加算した値� ��、リファレンス位相値PHRに周波数制御ワー� ��FCWを加算した値のうち整数部とが等しけれ� ��“1”を出力し、そうでなければ“0”を出� �する。ANDゲート1082は、比較器1081の出力と出 力クロックCKV1の論理積を出力するので、出� �クロックCKV1の可変位相値PHVとリファレンス� ��相値PHRの整数部とが等しい場合のみ、出力� ��ロックCKV1のマスク処理が解除され、制御信 号CKGが出力されることになる。これはリタイ ミング信号CKR1が立ち上がる直前の出力クロ� �クCKV1の立上りに同期して微小位相誤差生成� ��107を動作させるためである。図5に示したゲ ート回路108の動作タイミングチャートを図6� �示す。

 次に、本発明上重要な微小位相誤差生成� ��107の構成及び動作について説明する。図7に 微小位相誤差生成器107の内部構成例を示す。 図7に示した微小位相誤差生成器107では、ゲ� �ト回路108の制御信号CKGに同期してリファレ� �ス信号FREFとリファレンス位相値PHRの小数部� ��をもとに微小誤差の算出を行う。1071はリフ ァレンス信号FREFの振幅値から振幅コードを� �成する振幅コード生成部であり、1072は制御� ��号CKGで駆動されるレジスタ、1073は生成され た振幅コードを微小位相誤差に変換する振幅 コード微小位相誤差変換部である。レジスタ 1072は制御信号CKGの立上り毎に振幅コード生� �部1071で生成された振幅コードを取り込む。� ��幅コード微小位相誤差変換部1073は、レジス タ1072に保持された振幅コードから微小位相� �差を算出し、出力する。図7に示したCNT信号� ��、図1には示さないコントローラからの信号 でPLL回路が学習モードにあることを示す制御 信号である。

 次に、図7に示した振幅コード生成部1071� �具体的構成例を図8に示す。同図において、1 0712~10715はコンパレータ、10711はその出力に接 続される前記コンパレータ10712~10715の閾値を� ��成する閾値生成部、10716はデコーダである� �

 前記閾値生成部10711は、図9(a)に示すよう� ��振幅方向の複数個の閾値バンク1071101~1071108� ��持ち、リファレンス信号FREFの振幅レベルを デジタルコードに変換するための閾値を選択 して出力する。本実施形態では、8つの閾値� �ンクを持たせた構成としている。CNT信号は� �習モードにあるか否かを示す信号であり、� �習モードでない場合、セレクト信号生成部(� ��択部)1071110は、リファレンス位相値PHRの小� �部の値に基づいて、どの閾値バンクが制御� �号CKGのタイミングでリファレンス信号FREFを� ��換するのに最適かを判断して、セレクタ1071 109にセレクト信号を生成する。

 前記セレクト信号生成部1071110の構成例は 図10に示すようになっている。すなわち、リ� ��ァレンス位相値PHRの小数部nビットに対して 、閾値バンク数に応じた上位ビットを出力す る。図10では、10ビットのPHRの小数部に対し� �、閾値バンク数=8に応じて上位3ビットを出� �している。微小位相誤差算出器107が動作す� �ときトラッキング動作は完了しているので� �リファレンス位相値PHRの小数部の上位ビッ� �をセレクタ信号として用いることができる� �図9(b)に示すように選択された1つの閾値バン ク内の4つの閾値が、図8中の4個のコンパレー タ10712~10715の閾値として出力され、変換演算� ��行われる。図9の構成では、閾値と合わせて 何れの閾値バンクが選択されているかを示す セレクト信号も一緒に出力される。4個のコ� �パレータ10712~10715の出力と、閾値生成部10711� ��バンク位置を示す信号とをもとに、デコー� ��10716は、制御信号CKGのタイミングにおける� �ファレンス信号FREFの振幅情報を抽出して出� ��する。振幅コード生成部1071をこのような構 成とすることにより、コンパレータの数を減 らしても、振幅方向の解像度を落とさないよ うにすることが可能である。

 以上のようにして抽出された振幅情報は� ��図7に示すレジスタ1072に制御信号CKGのタイ� �ングで格納される。

 図7に示した振幅コード微小位相誤差変換 部1073では、微小位相誤差の規格化を行う。� �11に振幅コード微小位相誤差変換部1073の構� �例を示す。同図において、10731はレジスタ回 路1072の出力の最大値を検出して保持する最� �値検出部、10732はレジスタ回路1072の最小値� �検出して保持する最小値検出部である。ま� �、10733は係数算出部であって、周波数制御ワ ードFCW、最大値検出部10731の出力及び最小値� ��出部10732の出力をもとに規格化係数を出力� �る。10734はレジスタ回路1072の出力から最小� �検出部10732からの最小値を減算する減算器、 10735は前記減算器10734の出力の絶対値をとる� �対値算出部、10736は絶対値算出部10735の出力� ��係数算出部10733で算出された係数を乗じる� �算器、10737はRPA回路101からリファレンス位相 値PHRの小数部と乗算器10736の出力とを減算し� ��微小位相誤差を出力する減算器である。

 図8のデコーダ10716の出力は、リファレン� ��信号FREFの振幅情報をコード化するものであ るので、微小位相誤差を算出する場合の基準 となるリファレンス位相値PHRと比較できるよ うに、規格化する必要がある。そこで、学習 信号CNTがアサートされた場合には、PLL回路を フリーランさせ、閾値バンクを切り替えるこ とにより、リファレンス信号FREFの最大値(MAX) と最小値(MIN)を検出し、動作引き込み後の通� ��動作時にこれらの値を用いて微小位相誤差� ��規格化する構成とする。

 次に、規格化係数の算出方法について説� ��する。周波数制御ワードFCWは出力クロックC KV1の発振周波数をリファレンス信号FREFの周� �数で規格化したものであるので、理想的に� �出力クロックCKV1の周期を1とすると、リファ レンス信号FREFの1周期は周波数制御ワードFCW� ��なる。リファレンス信号FREFが正弦波に近い ような場合を図12に示す。この場合、リファ� ��ンス信号FREFの振幅の最大値がFCW/4、最小値� ��FCW/4*3=(-FCW/4)に対応する。図13にサンプリン� ��ポイントの例を示す。図13に示されたサン� �リングポイントでは、理想サンプリングポ� �ントの位置を位相誤差0として、対応する位� ��誤差がperr_f、振幅値がαとすると、下記式(2 )が成り立ち、微小位相誤差が振幅情報αを用 いて算出できる。従って、リファレンス信号 FREFの最大値、最小値、及び周波数制御ワー� �FCWを用いることにより、振幅値αを規格化す ることが可能である。下記式(2)において、FCW /4・1/|MAX-MIN|が前記係数算出部10733で算出する 規格化係数である。

 尚、前記規格化には、ルックアップテー� ��ルを用いる手法で実現しても良い。また、� ��ファレンス信号FREFとしてのこぎり波を用い ても、同様のことが実現できる。リファレン ス信号FREFとして矩形波を用いる場合は、ロ� �パスフィルタにより、高周波を取り除く方� �良い。

 続いて、図14に、図1に示したループフィ� ��タ(フィルタ部)104の構成例を示す。同図に� �いて、1041は整数部小数部統合器、1042は乗算 器、1043は加算器、1044は減算器、1045はリタイ ミング遅延信号CKR2で駆動されるレジスタ回� �である。前記整数部小数部統合器1041は、位� ��比較器103の出力を整数部として、微小位相� ��差生成器107の出力を小数部として、両者を� ��合し、ループフィルタ104への入力とする。� ��の構成例ではループフィルタ104は、主に1次 のIIRフィルタと積分項とから成っており、そ の和を取ることにより、フィルタ処理を行う 。また、α、β、γなどの係数、フィルタ出力 の初期値lpfiniなどのパラメータにより、特性 を容易に変更できる。このような回路を用い て、入力される位相誤差の平滑化を行う。

 更に、図1の制御量生成器105は、ループフ ィルタ104の出力を元に制御発振器106を制御す る制御量を生成する。デジタルPLL回路では、 制御発振器106の制御量は有限の解像度を持っ ている。そこで、アナログ回路並みに解像度 を高めるために、制御量の微小部分に関して δσ変調などが用いられる場合もある。

 図15に前記制御量生成器105の内部構成例� �示す。同図において、1051は変調処理部、1052 は加算器である。前記変調処理部1051はルー� �フィルタ104の出力の小数部に対して変調処� �を行う。加算器1052はループフィルタ104の出� ��の整数部と前記変調処理部1051の出力との加 算を行い、制御量を生成する。

 図16に前記変調処理部1051の内部構成例を� ��す。同図において、10511、10513は入力される クロック信号CKV2で駆動されるレジスタ回路� �10512は加算器、10514はインバータである。入� ��はループフィルタ104の出力の小数部であり� ��レジスタ回路10511に保持している値との加� �を行う。その加算結果のうち、小数部はレ� �スタ回路10511に保持され、キャリーはレジス タ群10513に保持される。ループフィルタ104の� ��力の小数部に対して、以上のような変調処� ��を行うことにより、ノイズシェービングを� ��うことができる。変調部分を駆動するクロ� ��クは出力クロックCKR1に対してある程度高め に設定する必要があるので、出力クロックCKV 1を分周したクロック信号CKV2を用いる。変調� ��行わないループフィルタ104出力の上位部分� ��のタイミングは、クロック信号CKV2で合わせ る必要がある。尚、変調処理部1051での変調� �理は、ループフィルタ104の出力の小数部だ� �でなく、整数部に対しても行っても良い。

 図1に示した制御発振器106は、前記制御量 生成器105の制御量に基づく周波数のクロック 信号CKV1を出力する。

 図17に前記制御発振器106の構成例を示す� �同図において、1061はDAC(Digital to Analog Conver ter:デジタル―アナログ変換回路)であり、1062 はVCO(voltage controlled oscillator:電圧制御発振器 )である。DAC1061は制御量生成器105の出力する� ��御量を電圧レベルに変換する。VCO1062は前記 DAC1061の出力する電圧レベルに基づき、周波� �可変なクロック信号CKV1を出力する。

 図18に制御発振器106の別の構成例を示す� �同図において、1063はDCO(Digitally Controlled Osci llator:デジタル制御発振器)である。DCO1063は、 制御量生成器105の制御量に基づき、内部の容 量(バラクタ)のスイッチをON/OFFすることによ� ��、周波数可変なクロック信号CKV1を出力する 。

 以上説明した通り、デジタルPLL回路にお� ��て、リファレンス信号FREFと出力クロックCKV との間の微小位相誤差を、リファレンス信号 FREFの振幅値及びこれに対応する位相誤差を� �いて算出することにより、PLL回路の位相ノ� �ズ特性を改善できると共に、小面積、低消� �電力、かつ、設計難易度の低減化を同時に� �ることが可能となる。

 尚、本実施形態では、VPA回路102及びゲー� ��回路108を駆動するクロック信号は、制御発� ��器106の出力する出力クロックCKV1として説明 を行ったが、制御発振器106の出力を分周した 信号を用いても同様の効果を得ることができ るのは勿論である。

 図19は、本デジタルPLL回路を内蔵するLSI� �含んだ通信装置の全体概略構成を示すブロ� �ク図である。例えば、ラジオチューナに当� �はめて考えると、同図では、1001はアンテナ� ��の受信部、1002は、前記受信部1001で受信し� �信号を受けると共に、本デジタルPLL回路を� �蔵し、前記受信信号をもとに波形等化やデ� �タの復調を行う信号処理回路を含むLSIであ� �。このLSI1002が出力する復調データを用いて� ��声への変換を行うと共に、映像データを図� ��しないディスプレイ端末に表示する。

 尚、上記の説明では、ラジオチューナを� ��にとって説明したが、その他の無線通信、� ��線通信やPLL回路を必要とするデータ処理装� ��や通信装置、映像表示装置等の様々なシス� ��ムにも本発明を適用することが可能である� ��