以下、本発明の好ましい実施形態につい� ��、添付図面を参照して説明する。図1(a)は、 本発明の一実施形態であるディスプレイ基板 10の概略平面図であり、図1(b)は、ディスプレ イ基板10に配設された電極を示す図である。

 図1(a)および図1(b)に示すように、本実施� �態のディスプレイ基板10には、ゲート線12と� ��データ線14と、チップ16と、画素配線18(図1(b )参照)と、画素電極20とが配設されている。� �実施形態では、ゲート線12の長手方向を「行 」と称し、データ線14の長手方向を「列」と� ��する。図1(a)では、10行10列分の画素電極20を 含む範囲のディスプレイ基板10を図示してい� ��。

 図1(a)に示すように、5行5列(25個分)の画素 電極20の略中央の下層には、それぞれ1つのチ ップ16が設けられる。なお、本実施形態では� ��1つのチップ16に接続される画素電極20の集� �(本実施形態では5行5列の画素電極20)を、1ブ� ��ックの画素電極20と称する。図1(b)において� ��、図面を見易くするために、1ブロック分の 画素電極20のみ想像線で図示している。また� ��1つのチップ16と5行5列分の画素電極20との間 には、これらを接続するための画素配線18が� ��続されているが、図1(b)においては、図面を 見易くするために、1ブロック分の画素電極20 に接続された画素配線18のみ図示している。

 ゲート線12は、ディスプレイ基板10の横方 向に配設される線であって、行(アドレス)を� ��択するアドレス信号を、チップ16に供給す� �ための線である。データ線14は、ゲート線12� ��対し垂直に配設された線であって、画素電� ��20に書き込まれるデータ信号をチップ16に供 給するための線である。本実施形態のチップ 16は、5行5列分の画素電極20を制御するので、 1つのチップ16には、5行分のゲート線12と5列� �のデータ線14とが接続される。

 なお、ゲート線12にアドレス信号を供給� �るゲートドライバ、データ線14にデータ信号 を供給するデータドライバが、ディスプレイ 基板10に設けられていても良いが、これは公� ��の構成であるため、図示および説明を省略� ��る。

 チップ16は、複数個(本実施形態では5行5� �)の画素電極20を制御するための高集積回路� �ある。このチップ16は、例えば、シリコンウ エハ上に電子デバイスが形成された移動度(� �ビリティ)が高いSiチップである。このチッ� �16は、ディスプレイ基板10において、マトリ� ��ス状に規則正しく配設されている。

 チップ16は、その上表面に、ゲート線12と の接点をとるためのゲート線用パッド16aと、 データ線14との接点をとるためのデータ線用� ��ッド16bと、画素配線18を介して画素電極20と 接続するためのデータ電極16c(図2参照)が形成 されている。なお、図1(b)では、図面を理解� �やすくするため、ゲート線用パッド16a,デー� ��線用パッド16bのみを図示し、データ電極16c� ��図示は省略する。また、ゲート線用パッド1 6a,データ線用パッド16bおよびデータ電極16cに ついては、図2を参照して後述する。なお、� �ート線用パッド16aとゲート線12との間、およ びデータ線用パッド16bとデータ線14との間は� ��導電性パターンを有するフィルム27(図3参照 )により接続されているが、これについては� �図3を参照して後述することとし、図1におい ては、図示および説明を省略する。

 画素配線18は、画素電極20の各々に接続さ れた配線であり、チップ16のデータ電極16c(図 2参照)と、そのチップ16によって制御される� �素電極20とを接続する電極である。なお、画 素配線18については、図3を参照して後述する 。

 画素電極20は、ディスプレイに表示され� �画像を構成する各画素毎に形成された矩形� �電極であって、マトリクス状に配列されて� �る。各画素電極20は画素配線18を介して、チ� ��プ16のデータ電極16cと導通しており、チッ� �16から供給されるデータ信号が書き込まれる 。

 本実施形態のディスプレイ基板10によれ� �、ゲート線12からアドレス信号が供給され、 データ線14からデータ信号が供給されると、� ��ドレス信号により選択された行の画素電極2 0に、データ線14から供給されたデータ信号が 書き込まれ、画素電極20が電界を発生する。� ��のディスプレイ基板10は、ディスプレイを� �成するために用いられる。すなわち、この� �ィスプレイ基板10に、透明基板(図示せず)を� ��向配置し、ディスプレイ基板10と透明基板� �の間に、液晶や電気泳動表示素子等の表示� �料を挟持させることにより、ディスプレイ� �構成することができる。このようなディス� �レイでは、任意の画素電極20にデータ信号を 書き込み、電界を発生させることにより、液 晶や電気泳動表示素子等の表示材料を駆動す ることができるので、所望の画像を表示する ことができる。

 なお、本発明のディスプレイ基板10は、� �向配置される透明基板側から入射した外光� �ディスプレイ基板10で反射することにより、 任意の画像を表示する反射型のディスプレイ に好適に用いられる。また、有機EL(エレクト ロルミネッセンス)などの表示材料が自発光� �る自発光型ディスプレイにおいても好適に� �いられる。

 図2は、チップ16の概略平面図と、チップ1 6に形成されたスイッチ素子17の一つを拡大し て示す図である。図2に示すように、チップ16 の上表面には、ゲート線用パッド16a,データ� �用パッド16b、データ電極16c、チップ内ゲー� �電極16d、チップ内データ電極16eが配設され� �いる。図2に示すように、1つのチップ16には� ��そのチップ16に接続される画素配線18と同じ 数(本実施形態では25個)のデータ電極16cがマ� �リクス状に配設されている。

 チップ内ゲート電極16dは、ゲート線用パ� ��ド16aを介してゲート線12(図1参照)に導通し� �ゲート線12から受けたアドレス信号を、後述 する各スイッチ素子17に供給する線である。� ��ップ内データ電極16eは、データ線用パッド1 6bを介してデータ線14(図1参照)に導通し、デ� �タ線14から受けたデータ信号を、後述する各 スイッチ素子17に供給する線である。

 図2において拡大して示すように、スイッ チ素子17は、チップ内ゲート電極16dから分岐� ��るゲート部Gと、チップ内データ電極16eから 突出する張り出し部16fと、データ電極16cとに より形成されるトランジスタである。

 このスイッチ素子17は、公知の構成であ� �ため詳細な説明および図示は省略するが、� �ート部Gに電流(アドレス信号)が流れたとき� �み、張り出し部16fからデータ電極16cへデー� �信号が流入する。すなわち、1行毎のゲート� ��12(図1参照)毎にアドレス信号を加えること� �よって、1行毎のスイッチ素子17が導通し、� �ータ線14から与えられるデータ信号がデータ 電極16cに与えられる。これにより、データ電 極16cに接続された画素配線18(図1参照)を介し� ��、画素電極20(図1参照)にデータ信号を書き� �むことができる。一方、アドレス信号によ� �指定されない行のスイッチ素子17は非導通と なり、一旦書き込んだデータ信号は記憶され たままになる。

 図2に示すように、スイッチ素子17は、チ� ��プ内ゲート電極16dとチップ内データ電極16e� ��の各交差部近傍に設けられる。本実施形態� ��は、5行5列分、すなわち25個のスイッチ素子 17がチップ16上に設けられているので、1つの� ��ップ16で最大25個の画素電極20を制御するこ� ��ができる。

 図3(a)は、1ブロック分(5行5列の画素電極20 の範囲)のディスプレイ基板10を示す平面図で あり、図3(b)は、(a)に示すディスプレイ基板10 のIIIb-IIIb視断面図である。なお、図面を分か りやすくするために、図3(a)では、画素配線18 を透視して見た状態を図示している。

 図3(b)に示すように、ディスプレイ基板10� ��、図1に示した構成に加えて、さらに、基板 本体24と、スペーサ層26と、導電性パターン� �有するフィルム27と、下側絶縁層28と、上側� ��縁層30とを備えている。

 基板本体24は、可撓性を有する板状部材� �あって、その材質として、ポリエチレンナ� �タレート、ポリエチレンテレフタレート、� �リエーテルスルフォン、ポリイミドなどの� �成樹脂、天然樹脂、紙などが挙げられる。

 スペーサ層26は、基板本体24上に設けられ た絶縁性の層であり、プラスチックフィルム で構成されるスペーサ基板26aと、凹部26bとで 構成される。スペーサ基板26a上にゲート線12� ��よびデータ線14が配設され、凹部26bにチッ� �16が配設される。スペーサ基板26aはチップ16� ��略均一な高さTを有する。例えば、チップ16� ��高さ(厚み)が100μmであれば、スペーサ基板26 aの高さ(厚み)を100μmとする。凹部26bは、チッ プ16よりも一回り大きく構成される。その結� ��、スペーサ基板26aとチップ16との間には隙� �Sが生じ、チップ16の配置作業が容易である� �

 導電性パターンを有するフィルム27は、� �レキシブルプリント配線基板(FPC)と称される ものであり、可撓性のあるフィルム状の絶縁 体の上に導体箔を形成した構造である。スペ ーサ基板26a上面とチップ16上面との間に掛け� ��される導電性パターンを有するフィルム27� �より、チップ16上表面のゲート線用パッド16a とゲート線12またはデータ線14との接点をと� �ているので、隙間Sがあっても、これらの接� ��を容易にとることができる。

 下側絶縁層28は、ゲート線12、データ線14� ��よびチップ16上に積層された絶縁層であっ� �、例えば数μm程度の厚みを有する。この下� �絶縁層28の上に画素配線18が配設されている� ��下側絶縁層28は、貫通穴内に導体が形成さ� �たスルーホール28aを備え、そのスルーホー� �28aを介して、チップ16上表面のデータ電極16c と画素配線18とが導通する。

 上側絶縁層30は、画素配線18上に積層され た絶縁層であって、例えば数μm程度の厚みを 有する。この上側絶縁層30の上には画素電極2 0が形成されている。上側絶縁層30は、貫通穴 内に導体が形成されたスルーホール30aを備え 、そのスルーホール30aを介して、画素配線18� ��画素電極20とが導通する。

 なお、図3(a)に示すように、画素配線18は� ��画素電極20の境目に沿って配線されるのが� �ましい。このようにすれば、画素配線18と画 素電極20の間に形成される容量の影響を低減� ��ることができ、信号の遅延が抑制される。

 本実施形態のディスプレイ基板10によれ� �、上側絶縁層30が画素配線18上に積層され、� ��の上側絶縁層30上に画素電極20が形成される 。また、下側絶縁層28がゲート線12およびデ� �タ線14上に積層され、その下側絶縁層28上に� ��素配線18が形成される。したがって、ゲー� �線12、データ線14、および画素電極20の配置� �拘わらず、下側絶縁層28と上側絶縁層30との� ��において画素配線18を自由に配線できる。� �って、多数の画素配線18を配設できるので、 1つのチップ16で制御できる画素電極20の数が� ��加する。その結果、チップ16の使用数が低� �し、生産性が向上し低コスト化することが� �きる。また、画素配線18のための空きスペー スを画素電極20間に設ける必要がないので、� ��素電極20間の隙間を小さくすることができ� �表示ムラを抑制できる。すなわち、画素電� �20がない領域は、液晶や電気泳動表示素子な どの表示材料を駆動できない非表示領域とな るので、画素電極20間の隙間が大きいと、人� ��が視認できるほどの表示ムラとなって表れ� ��しまうのである。

 図4,図5を参照して、上述したディスプレ� ��基板10の製造方法について説明する。図4は� ��ディスプレイ基板10の製造工程を説明する� �であり、図4(a)は、基板本体24上に、スペー� �層26と、ゲート線12と、データ線14(図1参照)� �、チップ16が配設された状態を示す図であり 、図4(b)は、その上に、下側絶縁層28と、画素 配線18とが配設された状態を示す図であり、� ��4(c)は、その上に、上側絶縁層30と、画素電� ��20とが形成された状態を示す図である。な� �、図4(a)から図4(b)を参照して説明する一連の 工程が、特許請求の範囲に記載した第1配設� �程に相当し、図(c)を参照して説明する工程� �、特許請求の範囲に記載した第2配設工程に� ��当する。

 図4(a)に示すように、まず、基板本体24上� ��スペーサ層26が配設される。スペーサ層26は 、凹部26bを備えたスペーサ基板26aを基板本体 24に貼り付けることにより設けられる(スペー サ層形成工程)。

 次に、スペーサ基板26a上にゲート線12お� �びデータ線14が配設され(信号線配設工程)、� ��部26bにチップ16が配設される。このとき、� �ップ16は、ゲート線用パッド16a、データ線用 パッド16bおよびデータ電極16cが設けられた面 を上側にして、凹部26bに配置され、適切な位 置で固着される(チップ(画素制御素子)固着工 程)。なお、この画素制御素子固着工程につ� �ては、図5を参照して後に詳細に説明する。

 次に、図4(b)に示すように、ゲート線12と� ��ート線用パッド16a(図1参照)との間、および� ��ータ線14とデータ線用パッド16bとの間に、� �電性パターンを有するフィルム27を掛け渡し 、圧着する。これにより、ゲート線12とゲー� ��線用パッド16aとの間が接続され、データ線1 4とデータ線用パッド16bとの間が接続される(� ��続工程)。

 次に、その上に、下側絶縁層28と画素配� �18とを配設する(画素配線配設工程)。具体的� ��は、例えば、以下のような手順で行われる� ��まず、下側絶縁層28を構成する樹脂フィル� �を準備し、その片面に画素配線18を予めパタ ーニングしておく。そして、その下側絶縁層 28にレーザで貫通孔を形成し、その貫通孔に� ��電性ペーストを充填して、スルーホール28a� ��形成する。そして、画素配線18が配線され� �面を上面として、そのまま、ゲート線12およ びデータ線14上に一括して積層し、バーヒー� ��などで、スルーホール28aとデータ電極16cと� ��電気コンタクトをとる。

 次に、図4(c)に示すように、画素配線18上� ��、上側絶縁層30と、その上側絶縁層30の上に 形成される画素電極20とを配設する。これは� ��例えば、上側絶縁層30を構成する樹脂フィ� �ムの片面に画素電極20を予めパターニングし ておき、上側絶縁層30側からレーザでスルー� ��ール30aを形成し、スルーホール30aに導電性� ��ーストを充填したものを準備しておき、そ� ��をそのまま一括して積層する。このように� ��れば、絶縁層の塗布、スルーホールの形成� ��電極配線などの工程を簡略化することがで� ��る。

 なお、上述した実施形態では、下側絶縁� ��28と画素配線18とを一括して積層し、また、 上側絶縁層30と画素電極20とを一括して積層� �るものとして説明したが、これらを順次積� �するように製造しても良い。例えば、下側� �縁層28または上側絶縁層30を、回転による遠� ��力を利用したスピンコート法により感光性� ��脂を均一に塗布した後、フォトリソグラフ� ��ー法によりスルーホール28aまたはスルーホ� ��ル30aを形成し、その後、スパッタリング、� ��ッチング、またはインクジェットなどの公� ��の手法により画素配線18あるいは画素電極20 を形成するようにしても良い。

 図5を参照して、チップ(画素制御素子)固� ��工程について説明する。図5(a)は、基板本体 24(図4参照)上に設けられたスペーサ層26の上� �視図である。図5(a)に示すように、スペーサ� ��26には、複数の凹部26bがマトリクス状に設� �られている。この凹部26bに、チップ16を一つ ずつ配置することにより、チップ16が大まか� ��配置される。

 図5(b)は、凹部26bに配置されたチップ16を� ��す図である。図5(b)に示すように、凹部26bを チップ16よりも一回り大きく構成することに� ��り、凹部26bにチップ16を配置する作業が容� �となる。凹部26bにチップ16を載置する作業は 、例えば、基板を載せるステージおよびチッ プ16を基板に移すためのロボットハンドを備� ��たチップマウンタにより自動的に行わせる� ��とができる。なお、図5(b)は、図面を分かり やすくするために、凹部26bとチップ16との大� ��さの違いを強調して図示しているが、実際� ��は、凹部26bは、チップ16の外形寸法よりも� �ずかに大きければ良い。

 全ての凹部26bに1つずつチップ16を載置し� ��ら、次に、チップ16の位置合わせを行う。� �述したように、凹部26bはチップ16よりも一回 り大きく構成されているから、凹部26b内壁と チップ16側面との間には隙間Sがある。よって 、基板本体24(図4参照)を傾け、各凹部26b内に� ��いて、それぞれチップ16を滑らせ、チップ16 側面の角を凹部26b内壁の角に当接させること により、面方向におけるチップ16の位置合わ� ��をすることができる。

 図5(c)は、位置合わせ後のチップ16の位置� ��示す図である。このように、凹部26bを利用� ��て全てのチップ16を一括して位置合わせす� �ことができるから、スペーサ層26の正確な位 置に凹部26bを設けておくことにより、チップ 16を正確な位置に、容易に配置することがで� ��る。

 図5(c)に示すように、チップ16が位置合わ� ��された後は、凹部26b内壁とチップ16との間� �UV(紫外線)硬化型樹脂を充填してUVを照射す� �ことにより、チップ16を固着する。

 このようにすれば、チップ16がそれぞれ� �確な位置に配設されるので、スペーサ層26a� �に配設されるゲート線12およびデータ線14と� ��チップ16上のゲート線用パッド16aおよびデ� �タ線用パッド16bとの間の接点を、導電性パ� �ーンを有するフィルム27を用いて、容易にと ることができる。

 以上、実施形態に基づき本発明を説明し� ��が、本発明は上述した実施形態に何ら限定� ��れるものではなく、本発明の趣旨を逸脱し� ��い範囲内で種々の改良変更が可能であるこ� ��は容易に推察できるものである。

 例えば、本実施形態では、画素配線18は� �一層のみ設けられていたが(図3(b)参照)、画� �配線18を多層に配設しても良い。すなわち、 画素配線18上に、さらに絶縁層を形成し、そ� ��絶縁層上にも画素配線18を配設して、画素� �線18も多層構造とすれば、さらに多数の画素 配線18を配設し、チップ16の個数をより低減� �ることができる。

 また、本実施形態では25個の画素電極20を 1つのチップ16で制御することとしたが、1つ� �チップ16で制御する画素電極20の個数はこれ� ��限られない。1つのチップ16で制御する画素� ��極20の個数が多いほど、使用するチップ16の 個数を減少させ、生産性を向上し低コスト化 することができる。

 また、本実施形態では、基板本体24が可� �性を有するものとして説明したが、例えば� �ラス基板など可撓性がない基板本体が用い� �れる場合にも、本発明は適用可能である。