本公开涉及半导体领域， 更具体地， 涉及一种沟槽形成方法和一种半导体 器件制造方法。

背景技术

在许多应用中需要在衬底中形成 IHJ入的沟槽。 然而， 随着器件的不断小型 化， 难以有效控制这种沟槽的形成， 特别是其深度及深度一致性。

发明内容

本公开的目的至少部分地在于提供一种沟槽形 成方法以及一种半导体器 件制造方法， 以更好地控制所形成的沟槽的深度及深度一致 性。

根据本公开的一个方面， 提供了一种在衬底中形成沟槽的方法， 包括： 在 衬底上形成硬掩膜层； 在硬掩膜层上形成刻蚀停止确定层； 分别对刻蚀停止确 定层和硬掩膜层进行构图， 以在其中形成与要形成的沟槽相对应的图案； 以构 图的刻蚀停止确定层和硬掩膜层为掩模，对衬 底进行刻蚀，以在其中形成沟槽， 其中，对衬底的刻蚀同时对刻蚀停止确定层进 行刻蚀； 以及检测指示刻蚀停止 确定层被刻蚀到终点的信号， 以确定对衬底刻蚀的停止。

根据本公开的另一方面， 提供了一种制造半导体器件的方法， 包括： 根据 上述方法， 在衬底中形成沟槽； 在沟槽的侧壁上形成侧墙； 在沟槽中填充遮蔽 层； 在衬底中沟槽两侧形成源 /漏区； 以及去除沟槽中填充的遮蔽层， 并在沟 槽中形成栅堆叠。

根据本发明的示例性实施例，在硬掩膜层上形 成了刻蚀停止确定层。通过 检测指示该刻蚀停止确定层被刻蚀到终点的信 号， 可以确定对衬底刻蚀的停 止。 这样， 可以改善得到的沟槽的深度一致性。 附图说明

通过以下参照附图对本公开实施例的描述， 本公开的上述以及其他目的、 特征和优点将更为清楚， 在附图中：

图 1-6是示出了根据本公开实施例的在衬底中形成 沟槽的流程中多个阶段 的示意图； 以及

图 7-17是示出了根据本公开另一实施例的基于沟� �来制造半导体器件的 流程中多个阶段的示意图。 具体实施方式

以下， 将参照附图来描述本公开的实施例。 但是应该理解， 这些描述只是 示例性的， 而并非要限制本公开的范围。 此外， 在以下说明中， 省略了对公知 结构和技术的描述， 以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构 示意图。这些图并非是按比 例绘制的， 其中为了清楚表达的目的， 放大了某些细节， 并且可能省略了某些 细节。 图中所示出的各种区域、 层的形状以及它们之间的相对大小、位置关系 仅是示例性的， 实际中可能由于制造公差或技术限制而有所偏 差， 并且本领域 技术人员根据实际所需可以另外设计具有不同 形状、 大小、 相对位置的区域 / 层。

在本公开的上下文中， 当将一层 /元件称作位于另一层 /元件 "上" 时， 该 层 /元件可以直接位于该另一层 /元件上， 或者它们之间可以存在居中层 /元件。 另外，如果在一种朝向中一层 /元件位于另一层 /元件"上"，那么当调转朝向时， 该层 /元件可以位于该另一层 /元件 "下"。

根据本公开的实施例，提供了一种在衬底中形 成沟槽的方法。根据该方法， 在衬底上形成硬掩膜层， 该硬掩膜层可以在随后对衬底进行刻蚀时充当 掩模。 为了加强对衬底刻蚀的控制，特别是对刻蚀深 度及深度一致性的控制， 可以在 硬掩膜层上形成一刻蚀停止确定层。该刻蚀停 止确定层的材料可以选择为能够 随衬底一起被刻蚀。 这样， 可以通过检测指示刻蚀停止确定层被刻蚀到终 点 (即， 基本被完全刻蚀掉）的信号， 来确定对衬底刻蚀的停止。 例如， 可以根 据所要刻蚀的沟槽的深度以及刻蚀停止确定层 和衬底各自的刻蚀速率 （例如， 在两者的材料相同的情况下， 它们的刻蚀速率可以大致相同）， 确定刻蚀停止 确定层的厚度。

在对衬底刻蚀之前， 可以分别对刻蚀停止确定层和硬掩膜层进行构 图， 以 在其中形成与要形成的沟槽相对应的图案。 这样， 随后可以它们为掩模， 对衬 底进行刻蚀， 以在其中形成相应的沟槽。

在如此形成沟槽之后， 可以该形成有沟槽的衬底为基础， 进一步制造半导 体器件如场效应晶体管 （FET )。 根据一示例， 可以在沟槽内形成栅堆叠。 为 此， 可以在沟槽的侧壁上形成侧墙（spacer ), 其随后充当栅侧墙。 为避免源 / 漏形成处理对栅堆叠的影响， 可以先形成源 /漏区， 再形成栅堆叠。 例如， 可 以在沟槽中填充遮蔽层， 以遮蔽沟槽（及其下方的衬底部分， 其随后充当沟道 区）。 随后， 例如可以通过离子注入等方式， 在衬底中沟槽两侧形成源 /漏区。 接着， 可以去除遮蔽层， 并在沟槽中形成栅堆叠。 栅堆叠可以是各种合适的形 式， 例如高 K栅介质和金属栅导体（以及可选的夹于它们� �间的功函数调节 层） 的堆叠。

根据一有利示例， 为了避免源 /漏区接触部的制造困难（特别是在器件不 断小型化的情况下）， 在形成源 /漏区之后， 可以对衬底位于沟槽两侧的部分进 行硅化处理， 以形成与源 /漏区的接触部。 由于沟槽中存在遮蔽层 （通常为电 介质材料 ), 因此这种硅化处理基本上不会对沟槽（及其下 方的衬底部分）造 成影响。 从而， 接触部自对准于沟槽两侧的源 /漏区。 而且， 这种接触部的形 成不需要接触孔的刻蚀和填充， 简化了工艺。

本公开可以各种形式呈现， 以下将描述其中一些示例。

如图 1所示， 提供衬底 1000。 衬底 1000可以是各种形式的合适衬底， 例 如体半导体衬底如 Si、 Ge等，化合物半导体衬底如 SiGe、 GaAs、 GaSb、 AlAs、 InAs、 InP、 GaN、 SiC、 InGaAs、 InSb、 InGaSb等， 绝缘体上半导体衬底（ SOI ) 等。 在此， 以 SOI衬底及硅系材料为例进行描述。 但是需要指出的是， 本公 开不限于此。

具体地， SOI衬底 1000 可以包括层叠的基底衬底 1000-1、 埋入绝缘层 1000-2和 SOI层 1000-3。 例如， 基底衬底 1000-1可以包括体硅。 埋入绝缘层 1000-2可以包括氧化物（如氧化硅 ), 厚度例如为约 500 A -4000 A, 典型的如 1450A。 SOI层 1000-3可以包括晶体硅， 厚度例如为约 400 A -3000 A, 典型 的如 500 A。

在衬底 1000中，还形成了用于限定有源区的浅沟槽隔� �（STI ) 1002。 STI 1002例如可以包括氧化物， 且延伸进入到埋入绝缘层 1000-2中， 以确保有效 的电隔离。本领域技术人员可以想到多种方式 来形成这种 STI,在此不再赘述。 另外， 在衬底 1000的表面上， 还可以形成有垫氧化物 （pad oxide )层 1004。 垫氧化物层 1004例如可以通过热氧化或淀积来形成，厚度� �以为约 50 A -300 A, 典型的如 120 A。

然后， 如图 2所示， 可以在衬底 1000 (或者， 在垫氧化物层 1004 )上， 例如通过淀积如低压化学气相沉积（LPCVD ), 形成硬掩膜层 1006。 例如， 硬 掩膜层 1006可以包括氮化物（如氮化硅 )或氮氧化物（如氮氧化硅）， 厚度为 约 100-2000 A, 典型的如 600 A。

如上所述， 为了改善对刻蚀的控制， 可以在硬掩膜层 1006上， 例如通过 淀积， 形成刻蚀停止确定层 1010。 在该示例中， 刻蚀停止确定层 1010包括与 衬底相同的硅材料， 例如非晶硅。 但是， 本公开不限于此， 刻蚀停止确定层

1010也可以包括不同于衬底的其他材料。 另外， 为了改善硬掩膜层 1006与刻 蚀停止确定层 1010之间的结合， 可以在硬掩膜层 1006上先形成（例如， 通过 淀积）一垫氧化物层 1008, 其厚度可以约为 50A -300 A, 典型的如 100 A, 然 后再在该垫氧化物层 1008上形成刻蚀停止确定层 1010。

在此， 可以根据随后釆用的刻蚀方案对衬底（具体地 ， SOI层 1000-3 )和 刻蚀停止确定层 1010的刻蚀速率以及需要刻蚀的深度， 来确定刻蚀停止确定 层 1010的厚度。 在该示例中， 由于 SOI层 1000-3和刻蚀停止确定层 1010均 为硅材料（一个为晶体硅， 一个为非晶硅）， 因此通过选择适当的刻蚀方案， 它们的刻蚀速率可以大致相同。 在这种情况下， 可以将刻蚀停止确定层 1010 的厚度设置为与需要刻蚀的深度基本上相同。

接下来， 可以进行刻蚀。 具体地， 如图 3 所示， 可以在刻蚀停止确定层 1010上形成光刻胶 1012, 并通过光刻对光刻胶 1012进行构图， 以在其中形成 与将要形成的沟槽相对应的开口 Gl。 然后， 以该构图的光刻胶 1012为掩模， 可以依次对刻蚀停止确定层 1010和硬掩膜层 1006进行选择性刻蚀如反应离子 刻蚀 （RIE ), 以将开口 G1 的图案转移到其中， 从而在其中形成开口 G2。 在 该示例中， 还刻蚀了垫氧化物层 1004和 1008, 从而也在其中形成开口 G2。 然后， 可以去除光刻胶 1012, 如图 5所示。

接下来，如图 6所示，可以构图后的刻蚀停止确定层 1010和硬掩膜层 1006 为掩模， 对衬底（具体地， SOI层 1000-3 )进行刻蚀如 RIE, 以在其中形成沟 槽 G3。 在此， 可以根据刻蚀停止确定层 1010被刻蚀到终点的信号， 来确定停 止对衬底刻蚀的时刻。 例如， 可以一检测到终点信号， 就停止对衬底的刻蚀； 或者， 可以在检测到终点信号之后， 再进行一定程度的过刻蚀。 对于终点信号 的检测，本领域技术人员能够设想到多种方案 。例如，可以通过检测刻蚀产物， 来判断刻蚀停止确定层 1010是否已被刻蚀完 （例如， 在检测到含氮产物时， 可以判断刻蚀已经到达硬掩膜层 1006, 且因此判断刻蚀停止确定层 1010已被 刻蚀完）。

根据一示例， 在刻蚀后， 沟槽下方剩余的 SOI 层 1000-3 的厚度为约 2-20nm。 沟槽下方的这部分 SOI层随后可以充当器件的沟道区 CH。 随后， 可 以去除垫氧化物层 1008、 硬掩膜层 1006和垫氧化物层 1004。

这样， 就在衬底（具体地， SOI层 1000-3 ) 中形成了沟槽 G3。 由于可以 有效控制沟槽 G3的刻蚀停止条件， 从而可以有效控制沟槽 G3的深度及其深 度一致性。

以衬底中形成的这种沟槽 G3为基础， 可以制作各种结构。 以下， 描述一 制造半导体器件如 FET的示例， 其中可以在沟槽 G3中形成栅堆叠。

与沟槽中要形成的栅堆叠相适应， 可以在沟槽的侧壁上形成栅侧墙。具体 地， 如图 7所示， 可以在形成有沟槽的衬底上依次形成氧化物层 1014 (例如 通过原位气相生长（ISSG ) )和氮化物层 1016 (例如通过淀积）。氧化物层 1014 的厚度可以为约 50 A -200 A, 典型的如 ΙΟΟΑ; 氮化物层 1016的厚度可以为 约 80 A -300 A, 典型的如 150 A。 之后， 如图 8所示， 可以对氮化物层 1016 进行各向异性刻蚀如 RIE,从而形成侧墙。这里需要指出的是，根据� �一示例， 可以不形成这种氧化物层 1014, 而只形成氮化物层 1016。 在形成氧化物层 1014的情况下，在形成氧化物层 1014之后且在形成氮化 物层 1016之前， 可选地还可以进行阱注入和阔值电压调节注入 。

随后， 可以在沟槽中填充遮蔽层。 具体地， 如图 9所示， 可以在图 8所示 的结构上， 例如通过高深宽比淀积工艺 （HARP )或高密度等离子体（HDP ) 淀积， 形成一层较厚足以填满沟槽的遮蔽材料 1018。 该遮蔽材料 1018可以包 括氧化物。然后，如图 10所示，可以进行平坦化处理例如化学机械抛� ��（ CMP )。 该平坦化处理可以 SOI层 1000-3 (在该示例中， 硅） 为停止层。 这样， 遮蔽 层 1018留于沟槽内， 且露出了 SOI层 1000-3位于沟槽两侧的部分， 以便于后 继的源 /漏区处理。

然后， 如图 11所示， 例如可以通过离子注入， 在衬底中沟槽两侧 （特别 是沟道区 CH两侧）形成源 /漏区 （未示出）。 例如， 对于 n型器件， 可以注入 n型杂质如？、 As等； 对于 p型器件 B等， 可以注入 p型杂质。 在离子注入之 后， 还可以进行退火如尖峰退火， 以激活注入的离子。

这里需要指出的是， 形成源 /漏区的方法不限于离子注入。 可以通过选择 性刻蚀， 去除 SOI层 1000-3位于沟槽两侧的一部分。 然后， 可以通过外延生 长另外的半导体层 （未示出） 来形成源 /漏区。 在外延生长的同时， 可以进行 原位掺杂。生长的半导体层可以包括不同于 SOI层 1000-3的材料（例如， SiGe 或 Si:C ), 从而可以向沟道区 CH施加应力， 以增强器件性能。

根据一有利示例， 可以通过硅化处理， 在沟槽两侧直接形成源 /漏接触部。 具体地， 如图 13所示， 可以在衬底上例如通过淀积， 形成一金属层 1020。 金 属层 1020可以包括 Ni、 Ti、 Co或其合金， 其量足以与之下的 SOI层 1000-3 充分反应以生成金属硅化物。 之后， 可以进行退火如快速热退火（RTA ), 使 金属层 1020与 SOI层 1000-3 (具体地， 其中的硅）发生硅化反应， 从而得到 金属硅化物 1022, 并可以去除多余的金属层 1020, 如图 14所示。 这种金属硅 化物 1022 自对准于 SOI层 1000-3中形成的源 /漏区， 并因此可以从当源 /漏区 的接触部。 随后， 如图 15所示， 例如可以通过 BOE或者稀释氢氟酸溶液， 去 除遮蔽层 1018。

在这种情况下， 为了避免在去除遮蔽层 1018时刻蚀时间过长而损害形成 的金属硅化物 1022, 在进行硅化处理之前， 可以如图 12所示， 部分去除遮蔽 层 1018。 图 13示出了在部分去除遮蔽层 1018之后的结构上形成金属层 1020 的情况。

在图 14的示例中， 将金属硅化物 1022示出为延伸 SOI层 1000-3的整个 厚度。但是，本公开不限于此。例如，金属硅 化物 1022可以形成于 SOI层 1000-3 靠近表面的上部， 而没有延伸到 SOI层 1000-3的底部。

接着， 可以在沟槽中侧墙 1016内侧形成栅堆叠。 具体地， 如图 16所示， 可以在图 15所示的结构上， 依次形成栅介质层 1026和栅导体层 1030。 栅介 质层 1026可以包括高 K栅介质如 Hf0 ₂ , 厚度例如为约 15 A -40 A; 栅导体层 1030可以包括金属栅导体如 Ti、 Ni等。 另外， 在栅介质层 1026与衬底之间例 如可以通过热氧化或淀积， 形成一界面氧化物层 1024, 厚度为约 6 A -15 A。 在高 K栅介质层和金属少导体之间可以包括功函数� �节层 1028, 如 TiN。 随 后， 可以进行平坦化处理如 CMP, 以露出源 /漏接触部 1022。 可以看出， 栅堆 叠与源 /漏接触部 1022具有基本上相同的高度。这有助于后继互� �结构的制作。

这样， 就得到了根据该实施例的半导体器件。该半导 体器件可以包括嵌入 于衬底中形成的沟槽内的栅堆叠。 栅堆叠可以包括栅介质层 1026和栅导体层 1030 (以及可选的界面氧化物层 1024和功函数调节层 1028 )。 衬底中处于栅 堆叠下方的部分 CH可以用作该器件的沟道区。该半导体器件还� ��括在衬底中 栅堆叠两侧 （更具体地， 沟道区两侧 )形成的源 /漏区以及在衬底中形成的与 源 /漏区的源 /漏接触部 1022。 源 /漏接触部 1022可以包括通过沟槽两侧的衬底 部分经硅化处理而形成的金属硅化物。

这里需要指出的是， 尽管在以上描述中以 SOI衬底为例， 但是本公开的 技术可以适用于其他各种衬底。 另外， 在以上描述的实施例中， 形成的沟槽用 来在其中形成栅堆叠， 但是本公开的技术可以适用于各种需要形成沟 槽的应 用。

在以上的描述中，对于各层的构图、刻蚀等技 术细节并没有做出详细的说 明。 但是本领域技术人员应当理解， 可以通过各种技术手段， 来形成所需形状 的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以 上描述的方法并不完全相同的方法。 另外， 尽管在以上分别描述了各实施例， 但是这并不意味着各个实施例中的措施不能有 利地结合使用。 以上对本公开的实施例进行了描述。但是， 这些实施例仅仅是为了说明的 目的， 而并非为了限制本公开的范围。 本公开的范围由所附权利要求及其等价 物限定。 不脱离本公开的范围， 本领域技术人员可以做出多种替代和修改， 这 些替代和修改都应落在本公开的范围之内。