发光效能的驱动方法及系统。

背景技术 书 对于大面积和高功耗的户外 LED显示面板， LED阵列的为其主要功耗 单元，因此要减少户外 LED显示面板的功耗，必须提高 LED阵列的发光效能。

LED阵列的发光效能主要由 LED驱动方式决定， 常用的驱动方式大致可 分为两大类： 模拟或直流 （DC) 和开关脉冲宽度调制 （PWM)。 使用模拟或 直流（DC)驱动方式时， LED阵列的发光效能最高、 色彩稳定性最佳， 但是， LED 阵列的照明输出成非线性变化， 无法线性调光， 造成照明输出不稳定； 使用开关脉冲宽度调制时， 周期切换地提供给 LED两个直流电流， 其中一个 直流电流为 0,通常称为低水平直流电流， 另一个直流电流大于 0， 通常称为高 水平直流电流，通过调节高水平直流电流的持 续时间， 可以调节供电电流的有 效值， 进而调节 LED的照明输出。 但是， 该驱动方式将导致 LED的发光效能 降低。

发明内容 本发明要解决的技术问题在于， 针对现有技术中 LED驱动方式无法同时 避免照明输出非线性和发光发光效能低的上述 缺陷， 提供一种既可提高 LED 显示面板的发光效能又可对 LED显示面板进行线性调光的 LED显示面板的驱 动方法及系统。

本发明解决其技术问题所采用的技术方案是： 一种 LED显示面板的驱动 方法， 其特征在于， 所述方法包括：

51.使用视频信号解码器将 HDMI/DVI视频信号转换为 RGB信号， 并将 所述 RGB信号与同歩信号和时钟信号并行传输到 FPGA控制器；

52. 使用 FPGA控制器将所述 RGB信号划分为 N个独立的码流， 重排序 后存储在外部存储器中；

53.使用并联的 N个 LED驱动模块提供用于所述 LED显示面板的直流电 流， 并将并联的 N个 LED驱动模块提供的直流电流至少在第一电流 ^和第二 电流 1 ₂ 之间周期性地切换， 同时， 使用所述并联的 N个 LED驱动模块对应接 收上述重排序后的 N个独立的码流， 并根据该重排序后的 N个独立的码流调 节所述并联的 N个 LED驱动模块提供的直流电流的占空比， 以将所述并联的 N个 LED驱动模块提供的平均电流保持在给定的电流 值 I _DC ：。

优选地，在所述歩骤 S2中，所述 FPGA控制器使用乒乓缓存法将所述 RGB 信号存储到外部存储器中， 然后将存储的 RGB信号分割为所述 N个独立的码 流。

优选地，在所述歩骤 S2中，所述 FPGA控制器使用数字视频信号中位面分 离的策略对所述 N个独立的码流进行重排序。

优选地， N为大于或等于 2的自然数， 当 N等于 2时， 所述第一电流 ^ 大于零，所述第二电流 1 ₂ 的峰值是所述第一电流 ^的两倍，用于产生所述 LED 优选地， 所述电流值 IJ :由所述 RGB信号和所述 LED显示模块的设定的 最大照明输出决定。

本发明的另一技术方案提供一种 LED显示面板的驱动系统，其特征在于， 所述系统包括 FPGA控制器和分别与所述 FPGA控制器连接的视频信号解码 器、 LED显示模块和至少两个外部存储器， 所述 FPGA控制器包括并联的 N 个 LED驱动模块， 其中，

所述视频信号解码器， 用于将 HDMI/DVI视频信号转换为 RGB信号， 然 后将所述 RGB信号与同歩信号和时钟信号并行传输到 FPGA控制器；

所述 FPGA控制器， 用于将所述 RGB信号划分为 N个独立的码流， 重排 序后存储在所述外部存储器中；

所述并联的 N个 LED驱动模块， 用于接收重排序后的 N个独立的码流， 并向所述 LED显示模块至少输出第一电流 ^和第二电流 1 ₂ ， 所述 N个独立的 码流， 用于调节所述并联的 N个 LED驱动模块输出的电流的占空比， 以将所 述并联的 N个 LED驱动模块输出的平均电流保持在给定的电流 值 I _DC ：。

优选地， 所述 FPGA控制器还包括数据接收模块和数据分割模� �， 所述 数据接收模块用于通过乒乓缓存法将所述 RGB信号存储到所述外部存储器， 所述数据分割模块用于将存储的 RGB信号划分为所述 N个独立的码流。

优选地， 所述 FPGA控制器还包括位面分离模块，所述位面分� �模块用于 使用数字视频信号中位面分离的策略对所述 N个独立的码流进行重排序。

优选地， N为大于或等于 2的自然数， 当 N等于 2时， 所述第一电流 ^ 大于零， 所述第二电流 1 ₂ 是所述第一电流 1 勺两倍， 用于产生所述 LED显示 模块设定的最大照明输出。

优选地， 所述电流值 IJ :由所述 RGB信号和所述 LED显示模块的设定的 最大照明输出决定。

实施本发明的驱动方法及系统， 将多电平脉冲宽度调制方式应用于 LED 显示面板的驱动方法中， 当 N等于 2时， 将低电流水平设为高电流水平的二 分之一，既可提高 LED显示面板的发光效能又可对 LED显示面板进行线性调 光。 附图说明

下面将结合附图及实施例对本发明作进一歩说 明， 附图中：

图 1是本发明驱动方法的优选实施例的流程示意� �；

图 2是本发明驱动系统的优选实施例的结构示意� �；

图 3是图 2中视频解码器的输出信号的优选实施例的波� �示意图； 图 4是图 1中歩骤 102中对 RGB信号进行重排序的流程示意图； 图 5是图 2中 LED驱动模块的电路结构示意图；

图 6是图 5中 LED模块的控制信号的优选实施例的波形示意图 ； 图 7是图 2中两个并联的 LED驱动模块的电路结构示意图；

图 8是本发明的多电平脉冲宽度调制驱动方法的� �流波形图；

图 9是现有技术中直流驱动方法的电流波形图；

图 10是现有技术中脉冲宽度调制驱动方法的电流� ��形图；

图 11是图 8-10中三种驱动方法的调光曲线；

图 12是本发明使用 MPWM驱动方法时 LED显示模块的最大发光效能的 示意图。 具体实施方式 本发明是将多电平脉冲宽度调制方式运用在 LED显示面板的驱动过程的 LED 显示面板的驱动方法及系统， 多电平脉冲宽度调制方式是开关脉冲宽度 调制方式的一种延伸， 但其可根据 LED显示面板的调光需要， 在多对或多个 直流电流间自由选择需要周期切换并提供给 LED显示模块的至少两个或至少 一对直流电流， 而不是在两个极端的状态（完全关和开） 间切换。 通过调节周 期切换的至少两个直流电流， 可以最大限度地提高 LED的发光效能， 但同时 会使调光趋向非线性。 因此， 使用多电平脉冲宽度调制方式对 LED显示面板 进行驱动时， 必须在调光的线性度和发光效能间找到一个平 衡点， 即选择恰当 的"直流电流对"进行切换， 并调节其中电流值较大或输出的直流电流的占 空 比， 以使电流平均值固定在预定值， 在保持线性调光的同时提高 LED显示面 板的发光效能。

如图 1所示， 本发明的 LED显示面板的驱动方法 100包括以下歩骤： 歩骤 101， 视频信号解码器将 HDMI/DVI视频信号转换为 RGB信号， 并 将所述 RGB信号与同歩信号和时钟信号并行传输到 FPGA控制器， 本歩骤中 的 RGB信号为 24位（24-bit)的 RGB信号， 每种颜色的视频信号的强度使用 8位数字编码， 因此， 每种颜色的灰度等级为 256。

歩骤 102， FPGA控制器将 RGB信号划分为 N个独立的码流， 重排序后 存储在外部存储器中。

其中， N为 LED驱动模块的数量， I _DC: 为对应原始 RGB信号所代表的灰 度所需的平均电流值， 第一电流 ^为对应 IJ :的多电平脉冲电流所选定的 "直 流电流对"中的低电平电流值， 第二电流 1 ₂ 为对应 I _D c:的多电平脉冲电流所选 定的"直流电流对"中的高电平电流值。

在本歩骤中， FPGA控制器首先使用乒乓缓存法（ping-pong buffering)将 来自视频解码器的 RGB信号存储到存储器中， 然后将存储的 RGB信号分割 为 N个独立的码流 （数据串）， 并将 N个独立的码流重排序为与 LED驱动模 块兼容的信号。 FPGA 控制器使用数字视频信号中位面分离 （bit-plane separation) 的策略对 N个独立的码流进行重排序。 本歩骤中的 N各独立的码 流分别对应 N个并联的 LED驱动模块，一个独立码流加载在一个 LED驱动模 块上。并对应调节所述第二电流 1 ₂ 的占空比以将平均电流保持在给定的电流 值 I _DC ， 同时提高所述 LED显示模块的发光效能。 电流值 I _DC 由所述 RGB信号 和所述 LED显示模块的设定的最大照明输出决定。

歩骤 103， 并联的 N个 LED驱动模块对应接收重排序后的 N个独立的码 流， 至少在第一电流 ^和第二电流 1 ₂ 之间周期性切换提供给 LED显示模块的 直流电流， 优选地， 所述第一电流 ^大于或等于零， 所述第二电流 1 ₂ 大于所 述第一电流 ^。 本歩骤中的周期切换地电流对 ^和^， 是预先依据 LED发光 效能最大的基本原则从 N对电流对中挑选出的， N对电流对分别为： 0和 ^， U l ₂ ， 1 ₃ 和 1 ₄ ， ... ...， 1 和 ½。 具体的挑选方法见"三电平驱动方案"。

在本发明的其它实施例中， 可以从 N对电流对中挑选 W (W大于或等于 2) 对或 Q (Q大于或等于 3 ) 个电流进行周期切换， 具体的挑选方法见"三电 平驱动方案"。

本歩骤中的 N为大于或等于 2的自然数， 若 N等于 2， 本发明的多电平 脉冲宽度调制为 3 电平脉冲宽度调制， 三个电平分别为： 0、 ^和 1 ₂ 。 其中第 二电流 1 ₂ 由 LED显示模块的设定的最大照明输出决定。 N个并联的 LED驱动 模块对应 N+1电平脉冲宽度调制。

如图 2所示， 本发明的 LED显示面板的驱动系统包括 FPGA控制器 20 和分别于该 FPGA控制器 20通信连接的视频信号解码器 10、第一外部存储器 41、第二外部存储器 42和 LED显示模块 30， FPGA控制器 20包括并联的 N 个 LED驱动模块 231-23N, 还可包括数据接收模块 21、数据分割模块 22和位 面分离模块 24， 其中，

视频信号解码器 10，用于将 HDMI/DVI视频信号转换为 RGB信号，然后 将所述 RGB信号与同歩信号和时钟信号并行传输到 FPGA控制器 20。

FPGA控制器 20，用于对所述 RGB信号进行读写和重排序，首先接收 RGB 信号， 并将 RGB信号存储在第一外部存储器 41或第二外部存储器 42中， 然 后将存储的 RGB信号划分为 N个独立的码流。其数据接收模块 21，用于通过 乒乓缓存法将接收到的所述 RGB信号存储到第一外部存储器 41和第二外部存 储器 42，其数据分割模块 22用于将存储的 RGB信号划分为 N个独立的码流， 其位面分离模块 24用于将 N个独立码流重排序为与并联的 N个 LED驱动模 块兼容的信号。

并联的 N个 LED驱动模块 231-23N, 用于对应接收重排序后的 N个独 立码流， 并在 N个独立码流的调控下向 LED显示模块 30输出电流。 N个独 立码流调控下所合成的多电平脉冲电流会至少 在第一电流 ^和第二电流 1 ₂ 之 间波动， 所述第一电流 ^大于或等于零， 所述第二电流 1 ₂ 大于所述第一电流 Ii。

在本发明的优选实施例中， 视频解码器 10向 FPGA (现场可编程门阵列） 控制器 20传输的信号的时序图如图 3所示。

同歩信号（synchronization signal )主要包括输出数据能 DE C the output data enable ) ,垂直同歩输出 VSYNC ( vertical sync output)和水平同歩输出 HSYNC ( horizontal sync output )。 DCLK为时钟信号 ( output data clock) , QE为 RGB 信号的数据流。 VSYNC的上升沿指示 LED显示面板的一个场的扫秒过程， 该扫描过程 的持续时间为 VSYNC的高脉冲持续的时间。 HSYNC的上升沿指示一个行扫 描（或列扫描）过程。 在列扫描过程中， DCLK为一个像素计数器， 用于发往 FPGA控制器和 LED显示模块的数据量，根据面板尺寸。例如， 对于一个 mxn 的面板， 对应 n像素， n个时钟脉冲将被用来传输数据。

在本发明的优选实施例中， FPGA控制器 20对 N个独立的码流进行重排 序，以使其与 LED驱动模块兼容，本发明可采用图 4所示的重排序方法， FPGA 控制器 20首先使用乒乓缓存的方法将接收的 24位 RGB信号读入两个外部存 储器 （RAM) 中。 每个 RAM最小内存应足以存储对应于一个完整场的数 据， 例如一个 mxn的面板， 所需要的内存空间是 mxnx24 bits= 3mn bytes ₀ 采用乒 乓缓存的方法， 两个 RAM交替进行读取和写入， 以确保来自视频解码器 10 的数据不被间断。

随后， FPGA控制器 20又对存入 RAM中的 RGB信号划分为 N个独立的 码流（子 RGB信号），然后对子 RGB信号进行重排序，以使重排序后的子 RGB 信号与 LED驱动模块兼容。 本实施例中的重新排序机制可采用图 4所示的位 面分离法（bit-plane separation )。 在位面分离法中， 其中 R， G， B分别是真彩 色图像数据的红绿蓝三色， 分别占用一个字节,八个位。 数据经过位面分离以 后， 不同数据的同权位组成了新的数据，通过控制 存储器的地址使一帧所有数 据的同权位写在存储器的同一段中。 该 LED显示面板要求 256级灰度， 那么 将外部存储器分成 8个段 （D0-D7), 每个段存储代表同一个权值的位。 这种 位面分离的重排序方法将简化 LED驱动模块， 例如， 如果扫描一行所需要的 时间为 T， 存储在 D7中的第一位将导致本行中相应的 LED像素被激活 128T I 256的时长，而存储在 DO区域中的第一位将导致该行相应的 LED像素被激 活 IT/256的时长， 因此， 无需将数据位转换为对应的 PWM占空比， 也无需 使用 D /A转换器， 以一个分布形式或二进制加权的形式即可实现 相同的总的 激活时间。 因此， 在 LED显示面板的同一行， 可避免所有的 LED像素同时激 活， 从而避免对 LED显示面板的电源产生一个巨大的瞬态负载变 化。

图 5为本发明的优选实施例中 LED驱动模块的电路示意图， 如图所示， LED驱动模块 231包括一个 16位的移位寄存器 （闪存器）， 接收 FPGA控制 器 20传输的串行数据。 FPGA控制器 20预先将从外部存储器 41或 42所储存 的（经位面分离后组成的）数据堆中读出 16个对应 16个像素点的同权值数据， 然后再将转换后的数据以 16个时钟脉冲传输到 LED驱动模块 231。 若 LED 显示面板每行的像素超过 16，将需要级联多个 LED驱动模块 231-23N, FPGA 控制器将持续传输数据串直到所有的移位寄存 器的数据位被充满。当对应一行 的所有数据位传输完成后， 图 6中的 LAT脉冲转换到上升沿， LED驱动模块 231的锁存器将从移位寄存器读取数据并进行锁 存（一旦锁存， 移位寄存器可 以开始接受同一行下一个权值的数据， 而同时锁存器可以独立对 LED进行激 活）。 然后， 恒流驱动器在一时间间隔内工作， 该时间间隔为图 6中 BLANK 脉冲保持在下降沿的时间， 该时间间隔与相应的存储的数据位的权值对应 。上 述过程将重复进行， 直到所有的八组数据位 （权值不同的八组数据） 传送到 LED驱动模块 231。之后，行解码器的输入值（图 6中的 ABCD)增加一个值， 同时， 下一行的数据位的传输将开始， 通过同一个方式将下一行的 LED像素 点点亮。

图 7所示为两个并联的 LED驱动模块的电路示意图，但本发明不局限于 图 7所示的并联的两个驱动模块， 本发明的 FPGA控制器 20中包括至少两个并 联的 LED驱动模块 231-23N。 图 8-图 10为三种驱动方法的电流的典型的波形图， DC表示直流驱动法， PWM表示脉冲宽度调制驱动法， MPWM表示多电平脉冲宽度调制驱动法。 图中三种驱动方法的电流的平均值均相等， 即 1 _∞ 。 在本实施例中， 多电平脉冲宽度调制方式的高电平电流 I ₂ (第二电流）的持续时间为 τ ₂ ， 相应 的平均电流的表示如下：

多电平脉冲宽度调制方式的主要优点是，它在 保持 PWM的调光特性的同 时提供了比较高的发光效能， 从而使其与数字操作的 LED显示屏系统兼容。 从一个 PWM驱动信号到多电平脉冲宽度调制信号的转换 ，通过保持两个驱动 信号的电流平均值相等的方式， 如下述方程所示， 是很容易实现的。 为在 PWM驱动下的高电平电流 1 ₂ (第二电流） 的持续时间。 7 =

(2) 在理论上， 以多电平脉冲宽度调制驱动方式尽可能接近直 流驱动方式， 可 以最大限度地提高 LED的发光效能， 但这样做同时会使调光过程非线性化。 因此， 必须选择至少一对合适的切换电流，在调光的 线性度和发光效能之间找 到一个平衡点。

本发明以一个基于三电平驱动方案作为实施例 ，揭示选择第一电流 ^和第 二电流 1 ₂ 的标准。 目前， 第二电流 1 ₂ 的选择是基于指定的 LED显示面板的最 大光输出选择的， 最低的电流水平始终设置为零， 以使 LED显示面板可以完 全关闭，以实现最大的显示对比度。第二电流 1 ₂ 的选择以最大限度地提高 LED 的发光效能来选择。 如图 11-图 12所示， 阴影区 A的面积越大时， LED的发 光效能越大， 而阴影区 A的面积如下：

A= M ₁ + (L ₁ + L ₂ )(I ₂ -I ₁ )

1 1

(3)

由于 LED的照明输出成凹形， 可使用一个二次函数的标准形式 Y=-ax ² +bx+c拟合， 其中 C = 0时， LED的照明输出为零， 上述方程 （3) 可以进 一歩扩展为：

A= i(-al ₁ ² +bl ₁ )l ₂ + i(-al ₂ ² +bl ₂ )(l ₂ - Ι,)

_ 1 _T 2 _T j 3 j 2 _T \ 1 T ²

_ 2 V ^{2 1 _ 2} ~ ^ί 1 ^ί 2) ^÷ ~ ^Di 2

(4) 在上述方程中 A相对于 ^求微分， 并将求微分后的方程的值设为零时， 可得

Ιι=0.5ΧΙ ₂

(5) 以上推导过程， 方程 （1) - (5) 即第一电流 ^的选择标准。

多电平脉冲宽度调制驱动方法可以任意数量的 电流水平进行实际操作，本 实施例以三电平脉冲宽度调制为例， 进行 LED显示面板的驱动， 根据给出的 式（5)，较低的电流水平 ^设为较高的电流 ^的 50%。采用这种设置， MPWM 驱动方法可以用最小的额外的计算在 FPGA控制器 20中得以实现， 从而不需 要增加更强大的和额外昂贵的计算硬件。

实施三电平脉冲宽度调制方式的驱动方案， 通过并联两个 LED驱动模块 即可提供两个恒流电流到 LED显示面板进行驱动， 但是同时需要两个独立的 码流来确保其平均电流值为预设值 I _DC ， 该预设值与直流驱动方式的驱动电流 相等。 两个独立的码流， 由 FPGA控制器 20传送而来， FPGA控制器 20将 RGB信号分割成两个独立的码流， 然后传送到 LED驱动模块 321。

上述实施例中的所提出的系统结构同样可以扩 展到多电平脉冲宽度调制 驱动 （N大于或等于 3 )， 可依据原始的 RGB视频信号决定 （某一个像数的其 中一个颜色） 所需要的平均电流 I _DC ， 来选择需要周期切换的一对电流对。 以 三个并联的驱动模块为例，当 I _DC 低于 L时，系统选择在 (O )这个电流对工作， 并且通过控制 ^的占空比实现所需要平均电流,此时 0为第一电流， ^为第二 电流； 当 I _DC 大于 L并小于 1 ₂ 时， 系统选择在 (W 这个电流对工作， 并且通过 控制 1 ₂ 的占空比实现所需要平均电流； 当 I _DC 大于 1 ₂ 时， 系统选择在 (1 ₂ ,1 ₃ )这个 电流对工作， 并且透过控制 1 ₃ 的占空比实现所需要平均电流， 此时 1 ₂ 为第一 电流， 1 ₃ 为第二电流。

在多电平脉冲宽度调制驱动 （N大于或等于 3 ) 的实施方式中， 还可采用 两个以上的电流水平进行周期切换。 若 N个驱动模块最终周期切换的电流个 数为 Q ( Q大于或等于 3 )， 那么附图 11和附图 12中标记的电流个数为 Q个， A区域由 1个三角形区域和 Q-1个梯形区域构成， A的面积即是 1个三角形区 域和 Q-1个梯形区域的面积和， Q个电流的选择标准同上述两个驱动模块。但 是 N个 LED驱动模块向 LED显示模块提供的周期切换的电流的个数，是 基于 LED 显示模块的发光效能和对 LED 显示模块的线性调光这两方面综合考虑 的。 该技术方案可以使 LED显示模块的发光效能更加趋近于直流驱动方 式， 但是， 同时降低 LED显示模块的线性调光过程的线性度。

而且为了节约成本， 可以将多个驱动单元集成到一个集成电路中。 实施该 驱动方案， 节约巨大能量的同时仅需很低的硬件成本的增 加。

对于 RGB信号中每种颜色的信号， 要求将 8位的视频信号转换成两个 8 位的子视频信号（码流）， 以驱动两个 LED驱动模块。 分割的一个基准是两个 独立子视频信号控制的电流并联叠加以后的平 均值必须等于原始的 8 位视频 信号控制的电流的平均值。 以下述具体例子为例说明视频信号的分割过程 ，假 设到一个给定的 LED像素所需的灰度水平 （每种颜色） 是由 8位视频信号表 示： [ 1010 0000 ]。 如果仅有一个 LED驱动模块时， 即 LED驱动模式为 PWM 时， 其可输出的电平为 IREF = I ₂ ，那么传送到每个 LED像素的平均电流为： 2 ⁷ + 2

I p i κ e 1 I

2 5 5

f 1 6 0

I

2 5 5 J

ί 3 2 0

I I = 2 Λ ) 式（6)的最后一行表明， 相同的平均电流可以用两个 LED驱动模块和每 个 LED驱动模块可输出的电平为 IREF = I,获得，其中之一等效二进制值 255 I 255 = [1111 1111 ] , 另一个是等效二进制值 65 / 255 = [ 0100 0001]。 然后用位 面分离法将两个 8位子视频信号进行重排序， 并映射到不同的存储区域，然后 传送到两个 LED驱动模块。

由上述讨论的例子可知， 如果 X是一种 LED像素 （每种颜色） 的一个 8 位视频信号的十进制值，那么视频信号可以被 转换成两个 8位子组成的视频信 号；如果 x小于 128，那么两个子视频信号分别为原始的八位视 频信号和 [0000 0000] o 如果 X 大于或等于 128， 那么两个子视频信号分别为 [1111 1111]和 [(2x-255)的二进制]。

如果将以上所述的方法扩展到 (N+1)个电平或 N个 LED驱动模块的使用 上， 子视频信号可以透过以下简单的计算获得。

一、 将 (N+1)个电平从小到大按顺序排列， 即。山,^... ^,^;

二、 从原始的 8位视频信号控制的电流的平均值 1 _∞ 判定对应的多电平 脉冲电流的低电平电流 I _M 和高电平电流 I _M+1 ; 判断条件为 I _DC ≥ I M

M+1 ;

对应 I _M 或小于 I _M 的电平的子视频信号为 [1111 1111]； 对应大于 ¾ 的电平的子视频信号为 [0000 0000]；

最后通过以下的简单算式得出高电平 I _M+1 的占空比 x/255;对应 ¾ 的子视频信号为 X的等效二进制 工 M

X I D C I M

2 I M + 1 I M

(7) 以上所述仅为本发明的优选实施例而已， 并不用于限制本发明，对于本领 域的技术人员来说， 本发明可以有各种更改和变化。凡在本发明的 精神和原则 之内， 所作的任何修改、 等同替换、 改进等， 均应包含在本发明的权利要求范 围之内。