STAND DER TECHNIK

Die Erfindung betrifft eine Treiberschaltung mit wenigstens zwei paral lel geschal teten , durch Ei ngangssteuersi gnal e steuerbaren Ausgangshalbleiterschaltern zum Schalten einer Last.

Treiberschaltungen fü Ausgänge von elektronischen Schaltun¬ gen wie integrierten Schaltungen, Mikrorechnern od.dgl. we ⁿ den gewöhnlich für schlechteste Betriebsbedingungen ausgelegt, das heißt, selbst unter schl-echtesten Betriebs¬ bedingungen muß durch Wahl der Tre i ber-Trans i stördi ens i o- nierung gewährleistet sein, daß ein Schaltvorgang bei maxima¬ ler Last innerhalb einer maximalen, vorgegebenen Zeit ab¬ läuft. Eine derartige Auslegung hat jedoch den Nachteil, daß unter günstigen Bedingungen, also beispielsweise bei geringer Last, extrem steile Flanken und hohe Ströme erzeugt werden. Infolge derartiger transienter Vorgänge (z.B. "Ground bounce" [verrauschte Versorgung], "Undershot" und EMV- Probleme) treten Störstrahlungen und andere nachteilige Auswirkungen auf, die möglichst vermieden werden sollten.

VORTEILE DER ERFINDUNG

Die erfindungsgemäße Treiberschaltung mit den kennzeichnen¬ den Merkmalen des Hauptanspruchs hat demgegenüber den Vorteil, daß bei Erhaltung der Trei erf higkeit i nsbesondere ^• be i

kleinen Lasten die Fl ankenste 1 he it verringert und der Querstrom minimiert wird. Die Ladestromspitzen werden ver¬ ringert bzw. zeitlich verteilt, so daß kleine und große Lasten unter Vermeidung der vorstehend genannten Nachteile geschaltet werden können. Dies kann ohne Regelung durch relativ einfache elektronische Mittel erreicht werden.

Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen der im Hauptanspruch angegebenen Treiberschaltung möglich.

Durch eine mehrstufige Ausbildung der Verzögerungseinrichtung mit unterschiedl chen Verzögerungszeiten für wenigstens zwei der Ausgangshalbleiterschal er tritt eine noch deut¬ l ichere Verminderung des maximalen Ladestroms, das heißt eine bessere zeitliche Verteilung auf, so daß die Flanken¬ steilheit nochmals verringert wird. Eine besonders einfache Schaltungsausführung wird dadurch erreicht, daß die unter¬ schiedlichen Verzögerungszeiten ganzzahl ige Vielfache einer ersten Verzögerungszeit für einen ersten der verzögert angesteuerten Ausgangshai bl eiterschal ter sind. Hierdurch können einheitliche Zeitverzögerungsbausteine verwendet werden.

Zur besonders günstigen Ein- und Ausschaltung der Treiber¬ schaltung hat sich eine Anordnung als besonders vorteilhaft erwiesen, bei der eine erste Gruppe von wenigstens zwei paral lel geschal teten Ausgangshalbleiterschaltern zwischen der Last .und dem positiven Pol einer Versorgungsspannung und eine zweite Gruppe von wenigstens zwei weiteren par¬ allel geschal teten Ausgangshalbleiterschaltern zwischen der Last und dem negativen Pol der Versorgungsspannung geschaltet sind, wobei Schaltmittel zum Öffnen der Ausgangs¬ halblei erschalter der einen Gruppe während des zeitlich abgestuften Schließens der Au sgangshal blei terschal er der anderen Gruppe vorgesehen sind.

Die Ausgangshalbleiterschalter sind zweckmäßigerweise als Transistoren, insbesondere als Feldeffekt-Transistoren bzw. MOSFET ausgebildet.

Bei der Dimensionierung ist es im Hinblick auf eine optimale Auslegung und Erzielung des erfindungsgemäßen Ziels erforder¬ lich, daß jeder einzelne Ausgangshalbleiterschalter eine unter der erforderlichen Gesamttreiberleistung zum Durch¬ schalten der maximalen Last liegende Tre i ber1 ei stung aufweist

Als günstig hat es sich auch erwiesen, daß bei den zeitlich abgestuft eingeschalteten Ausgangshalbleiterschaltern je¬ weils der nachfolgend einschaltende Ausgangshalbleiter¬ schalter eine höhere Treiberleistung als der zuvor ein¬ schaltende Ausgangshalbleiterschalter aufweist.

ZEICHNUNG

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigen:

Fig. 1 eine schaltungsmäßige Ausgestaltung einer Treiber¬ schaltung als Ausführungsbeispiel der Erfindung,

Fig. 2 ein Si gnal diagramm zur Erläuterung der Wirkungs¬ weise anhand der Schaltvorgänge der einzelnen Ausgangstrans i stören und

Fig. 3 ein weiteres Si gnal di agramm zur Erläuterung der erfindungsgemäß erreichten Effekte.

BESCHREIBUNG DES AUSFÜHRUNGSBEISPIELS

Bei dem in Fig. 1 dargestellten Ausführungsbeispiel ist ein Eingang 10 der dargestellten Treiberschaltung über ein Latch 11 mit dem Gate eines ersten p-Kanal -Fei deffekt- Transistors 12 (im folgenden als p-FET bezeichnet) verbunden, dessen Drain-Source-Strecke zwischen dem positiven Pol

einer Versorgungsspannung und einem Ausgang 13 zum Anschluß einer Last geschaltet ist. Parallel zum ersten p-FET 12 sind ein zweiter p-FET 14 und ein dritter p-FET 15 geschal¬ tet. Der Ausgang des Latch 11 ist über ein erstes Zeit¬ verzögerungsglied 16 mit dem Gate des dritten p-FET 15 verbunden, und der Ausgang dieses ersten Zeitverzögerungs¬ glieds 16 ist über ein weiteres Zeitverzögerungsglied 17 mit dem Gate des zweiten p-FET 14 verbunden. Der Ausgang des Latch 11 ist weiterhin über die Reihenschaltung einer Diode 18 mit einem ersten Schalter 19 an das Gate des drit¬ ten p-FET 15 und über die Reihenschaltung einer Diode 20 mit einem zweiten Schalter 21 an das Gate des z-weiten p-FET

14 angeschlossen. Die beiden Schalter 19,21 werden gemeinsam durch Ausgangssignale I-, des Latch 11 so gesteuert, daß jeweils die Schalter 19,21 während eines 1-Signals (high) geschlossen sind. Das jeweils am Gate des dritten p-FET

15 anliegende Signal ist mit IN-, und das am Gate des zweiten p-FET 14 angeliegende Signal mit IN _? bezeichnet.

Um den Ausgang 13 mit dem negativen Pol der Versorgungs¬ spannung zu verbinden, ist eine weitere Schaltungsanordnung vorgesehen, die im wesentlichen der bisher beschriebenen Schaltungsanordnung entspricht. Ein erster n-Kanal -Fei d- effekt-Transi stör 22 (im folgenden als n-FET bezeichnet) ist zwischen den Ausgang 13 und den negativen Pol der Ver¬ sorgungsspannung geschaltet und wird vom Ausgang des Latch 11 gesteuert. Parallel zu diesem ersten n-FET 22 sind ein zweiter n-FET 23 und ein dritter n-FET 24 geschaltet. Der Ausgang des Latch 11 steuert über ein drittes Zeitverzöge¬ rungsglied 25 das Gate des dritten n-FET 24, wobei der Ausgang dieses dritten Zeitverzögerungsglieds 25 wieder¬ um über ein viertes Ze i tverzögerungsgl ied 26 das Gate des zweiten n-FET 23 steuert. Wiederum ist die Reihenschaltung einer Diode 27 mit einem dritten Schalter 28 zwischen den Ausgang ^" des Latsch 11 und das Gate des dritten n-FET 24

sowie die Reihenschaltung einer Diode 29 mit einem vierten Schalter 30 zwischen den Ausgang des Latch 11 und das Gate des zweiten n-FET 23 geschaltet. Der dritte und der vierte Schalter 28,30 werden durch den Ausgang des Latch 11 über einen Inverter 31 gesteuert, so daß der Schaltzustand des dritten und des vierten Schalters 28,30 jeweils dem Schalt¬ zustand des ersten und des zweiten Schalters 19,21 entgegen¬ gesetzt ist. Das Steuersignal am Gate des dritten n-FET 24 ist mit IP, und das Steuersignal am Gate des zweiten n-FET 23 mit IP« bezeichnet. Durch die Zeitverzögerungs¬ glieder 16,17,25,26 wird jeweils das anl iegende Eingangs¬ signal um die Zeit T verzögert an den Ausgang gegeben.

In Abwandlung des dargestellten Ausführungsbeispiels kann je nach Bedarf das Latch 11 auch entfallen. Der Eingang 10 ist beispielsweise ein Eingangs-/Ausgangs-AnSchluß (z.B. I/O-Pad) e ines integrierten Schaltkreises, z.B. eines CMOS- Schaltkreises, eines Mikrorechners od.dgl. Die Zeitver¬ zögerungsglieder 16,17,25,26 können als monostabile Schalt¬ stufen ausgebildet sein. Die FETs 1 , 14, 15, 22-24 können als MOSFET ausgebildet sein, jedoch können auch andere Halbleiterschalter wie Transistoren verwendet werden. Die dargestellte Anzahl von FETs wurde willkürlich gewählt, und die gestrichelten Linien der Plus-Leitung und der Minus- Leitung der Versorgungsspannung deuten an, daß auch eine größere Zahl von FETs vorgesehen sein kann, die zeitlich verzögert stufenweise schaltbar sind. Es müssen jedoch mindestens zwei zeitlich verzögert schaltende FETs bzw. Transistoren zum Schalten der Last über den Ausgang 13 vorgesehen sein. Hierzu kann die Last beispielsweise auch fest mit einem der beiden Pole der Versorgungsspannung verbunden sein, während der andere-Pol über diese beiden FETs bzw. Transistoren (oder eine größere Zahl) mit der Last verbunden ist.

Gemäß Fig. 2 sei zur Erläuterung zunächst davon ausgegangen

daß am Ausgang des Latch 11 ein 1-Signal (high) anliegt, durch das die FETs 12,14,15 sperren und die FETs 22-24 leiten. Der Ausgang 13 l iegt dadurch auf O-Potential (low) bzw. Minus-Potential . Die beiden Schalter 19,21 sind ge¬ schlossen und die beiden Schalter 28,30 geöffnet, jedoch spielt der Schal zustand der Schalter zu diesem Zeitpunkt keine Rol le.

Nun soll zum Zeitpunkt t, die am Ausgang angeschlossene, jedoch in Fig. 1 nicht dargestellte Last angesteuert werden. Hierzu wird das Ausgangssignal I, zu einem O-Signal, durch das die Schalter 19,21 geöffnet und die Schalter 28,30 geschlossen werden. Da somit dieses O-Signal an allen Gates der n-FETs 22-24 anliegt, sperren diese. Gleichzeitig wird der p-FET 12 stromleitend, während die p-FETs 14 und 15 noch gesperrt bleiben, da an den Ausgängen der Zeitverzöge¬ rungsglieder 16 und 17 immer noch 1-Signale vorliegen.

Nach der Verzögerungszeit T zum Zeitpunkt t _? wird das 0- Signal auf den Ausgang des Zeitverzögerungsglieds 16 durch¬ geschaltet, so daß zusätzlich noch der p-FET 15 stromleitend wird. Dieses O-Signal wird wiederum nach einer weiteren Verzögerungszeit T zum Zeitpunkt t-, zum Ausgang des zweiten Zeltverzögerungsglieds 17 durchgeschaltet, so daß auch der p-FET 14 stromleitend wird. Da während dieser Zeit die Schalter 28 und 30 geschlossen sind, wirken sich die Zeitverzögerungsglieder 25,26 nicht aus. Nunmehr liegt die volle Treiberleistung vor, indem alle p-FETS 12,14,15 stromleitend sind.

Zum Zeitpunkt t„ soll nun die Last wieder stufenweise abge¬ schaltet werden, wozu das Ausgangssignal I, des Latch 11 zu einem 1-Signal wird. Dadurch werden die Schalter 19,21 geschlossen und entsprechend die Schalter 28,30 geöffnet.

Durch das Schließen der Schalter 19,21 werden alle p-FETs 12,14,15 gesperrt und der n-FET 22 stromleitend. Nach einer Verzögerungszeit T wird zum Zeitpunkt tr das Signal IP, zu einem 1-Signal, so daß auch der n-FET 24 stromleitend wird. Nach einer weiteren Verzögerungszeit T wird zum Zeit¬ punkt tg auch das Signal IP zu einem 1-Signal, so daß auch der n-FET 23 stromleitend wird. Nun ist die Last über die gesamte Treiberstrecke mit dem negativen Pol der Ver¬ sorgungsspannung verbunden, also abgeschaltet.

Zu Beginn des Einschaltens der Last zum Zeitpunkt t ₁ und zu ^' Beginn des Ausschaltens der Last zum Zeitpunkt t, sorgt der rechte FET 12 bzw. der FET 22 dafür, daß der Ausgang auf einem definierten Potential gehalten wird, also nicht floated. Gleichzeitig können kleine Lastkapazitäten umge¬ laden werden. Nach der ersten Zeitverzögerungszeit T ist dann der FET 15 bzw. der FET 24 in der Lage, auch mittlere Lasten umzuladen. Nach der weiteren Verzögerungszeit T schaltet dann jeweils der letzte FET 14 bzw. 23, um auch maximale Lasten umzuladen. Bei sehr geringen Lasten wirkt sich lediglich das erste FET-Paar 12 bzw. 22 aus, bei mitt¬ leren Lasten zusätzlich das FET-Paar 15 bzw. 24, und nur bei großen Lasten wirkt sich dann noch das FET-Paar 14 bzw. 23 aus. In Fig. 3 sind die Verhältnisse beim Ausschal¬ ten einer Last dargestellt. Der obere Bereich zeigt den Spannungsverlauf bei maximaler Last (Kurve I), bei mittlerer Last (Kurve II) und bei minimaler Last (Kurve III). Bei maximaler Last ergibt sich ein Stromverlauf, wie er im unteren Teil von Fig. 3 dargestellt ist. Im Vergleich hierzu sind die Verhältnisse bei einem herkömmlichen Ausgangs¬ treiber punktiert durch die Kurve IV dargestellt. Hier¬ aus geht hervor, daß ^{^} durch das stufenweise Ausschalten der Last die Flankensteil eit verringert wird.

Bei Bedarf können noch weitere Stufen hinzutreten, um das Ein- oder Ausschalten der Last noch feiner abgestuft vor-

zunehmen. Dabei können die Treiberleistungen der FETs ent¬ weder jeweils gleich sein oder abgestuft beim Ein- und Ausschalten ansteigen, für spezielle Anforderungen auch abnehmen. Die Verzögerungszeiten T können jeweils gleich sein oder ebenfalls entsprechend speziellen Erfordernissen unterschiedlich ausgelegt sein.