ELEKTRISCHE KONTAKTIERUNG UND VERFAHREN ZUR HERSTELLUNG EINER ELEKTRISCHEN

KONTAKTIERUNG

Stand der Technik

Die Erfindung betrifft eine elektrische Kontaktierung zwischen einer

Umverdrahtung und einem Leiterbereich, wobei der Leiterbereich in einer

Leiterschicht oberhalb von einem SOI-Wafer oder SOI-Chip angeordnet ist, wobei oberhalb der Leiterschicht und unterhalb der Umverdrahtung eine

Deckschicht angeordnet ist. Ferner betrifft die Erfindung ein Verfahren zur

Herstellung einer elektrischen Kontaktierung und ein System, umfassend eine elektrische Kontaktierung.

Elektrische Kontaktierungen, insbesondere Through Silicon Vias (TSVs), sind allgemein bekannt. Solche Kontaktierungen können einen Wafer oder nur einen Teilbereich eines Wafers durchdringen. Typischerweise wird

versucht, möglichst kleine Durchkontaktierungen bei gleichzeitig auch

kleinem Durchgangswiderstand zu erreichen. Um dies zu realisieren,

werden oft schmale Löcher mit nahezu senkrechten Wänden in einem

Wafer erzeugt, beispielsweise mittels Trenchprozessen oder einem Laser.

In die Löcher wird dann eine Isolation abgeschieden. In einem Bereich am

Boden des Lochs wird durch die Isolation eine Kontaktätzung bis zu einer darunterliegenden Leiterbahn vorgenommen. Das Loch wird dann ganz oder teilweise mit einem leitfähigen Material oder einer Haft/Barriere und einer leitfähigen Schicht aufgefüllt. Das leitfähige Material kann dabei derart gewählt werden, dass ein geringer Widerstand erzielt wird. Insgesamt

werden die Isolation und später das leitfähige Material also in das gleiche vorher erzeugte Loch eingebracht. Für viele Systeme, beispielsweise mikroelektromechanische Bauteile, können derartige bekannte TSVs allerdings nicht oder nur mit sehr hohem Aufwand und verbundenen Kosten angefertigt werden, unter anderem da bei bekannten Verfahren zusätzliche Ätzstoppschichten nötig sind.

Entsprechend wird für mikromechanische Bauelemente meist ein anderer Ansatz verfolgt und die TSVs werden aus dotiertem Silizium gefertigt. Derartige TSVs weisen allerdings einen vergleichsweise hohen

elektrischen Widerstand auf. Hochfrequenzanwendung sind daher nicht oder nur unter Inkaufnahme von Qualitätseinbußen möglich.

Offenbarung der Erfindung

Es ist eine Aufgabe der vorliegenden Erfindung eine elektrische

Kontaktierung zwischen einer Umverdrahtung und einem Leiterbereich bereitzustellen, die vielseitig einsetzbar ist, insbesondere für

mikroelektromechanische Systeme, eine hohe Leitfähigkeit aufweist und bevorzugt mit moderatem Aufwand und vergleichsweise geringen

Prozesskosten gefertigt werden kann.

Die erfindungsgemäße elektrische Kontaktierung zwischen einer

Umverdrahtung und einem Leiterbereich, wobei der Leiterbereich in einer Leiterschicht oberhalb von einem SOI-Wafer oder SOI-Chip angeordnet ist, gemäß dem Hauptanspruch hat gegenüber dem Stand der Technik den Vorteil, dass die funktionalen Schritte der Isolation der Kontaktierung (insbesondere mithilfe der ersten Ausnehmungsanordnung, die den Kontaktierungsbereich der Deckschicht von der restlichen Deckschicht isoliert) und der Anordnung des metallischen Materials getrennt ausgeführt werden können. Hierdurch kann auf zusätzliche Ätzstoppschichten zwischen der Deckschicht und der Leiterschicht (insbesondere im

Kontaktierungsbereich) verzichtet werden. Erfindungsgemäß ist es somit möglich, eine kostensparende elektrische Kontaktierung bereitzustellen, die eine hohe elektrische Leitfähigkeit aufweist. Beispielsweise können somit besondere Vorteile für Anwendungen bei mikroelektromechanischen Elementen im Hochfrequenzbereich erzielt werden. Mit einer TSV, die kein metallisches Material (mit hoher Leitfähigkeit) innerhalb des

Kontaktierungsbereichs in der Deckschicht aufweist, wären derartige Vorteile hingegen nicht erzielbar. Ebenso wären derartige Vorteile (geringe Kosten und flexible Einsetzbarkeit) mit einem System bzw. Prozess, bei dem ein Isolator und später ein Metall nacheinander im gleichen, vorher erzeugten Loch angeordnet werden, nicht erzielbar.

Erfindungsgemäß beziehen sich die Begriffe„oberhalb“ und„unterhalb“ auf eine Entfernung zur Oberfläche eines SOI-Wafers oder Chips.

Beispielsweise ist somit die Deckschicht, die oberhalb der Leiterschicht und unterhalb der Umverdrahtung angeordnet ist, weiter von der Oberfläche des SOI-Wafers (oder des SOI-Chips) entfernt als die Leiterschicht und weniger weit von der Oberfläche des SOI-Wafers (oder SOI-Chips) entfernt als die Umverdrahtung.

Vorteilhafte Weiterbildungen und Ausführungsformen ergeben sich aus den Unteransprüchen.

Dadurch, dass die Öffnung ferner in dem Leiterbereich ausgebildet ist, wobei das metallische Material ferner in der Öffnung im Leiterbereich angeordnet ist, ist es gemäß einer Ausführungsform der vorliegenden Erfindung in vorteilhafter Weise möglich, eine besonders hohe Leitfähigkeit bei gleichzeitig geringem Prozessaufwand zu erzielen, da das metallische Material über einen größere Distanz der elektrischen Kontaktierung ausgebildet werden kann.

Dadurch, dass in der ersten Ausnehmungsanordnung ein erster Isolator angeordnet ist, ist es gemäß einer Ausführungsform der vorliegenden Erfindung in vorteilhafter Weise möglich, dass eine hochwertige Isolation zwischen dem Kontaktierungsbereich (und somit der elektrischen

Kontaktierung an sich) und der restlichen Deckschicht erzielbar ist.

Gleichzeitig kann so eine räumliche Trennung zwischen einer TSV-lsolation und einem Metall erzielt werden, da der erste Isolator nicht in der Öffnung angeordnet wird. Somit kann auf spätere Ätzschritte im Bodenbereich der Öffnung besonders vorteilhaft verzichtet werden. Dadurch, dass in einem ersten Kontaktbereich ein direkter Kontakt zwischen der Leiterschicht und der Deckschicht ausgebildet ist, wobei der erste Kontaktbereich die Öffnung zumindest teilweise, bevorzugt vollständig, umgibt, ist es gemäß einer Ausführungsform der vorliegenden

Erfindung möglich, dass ein erster Kontaktbereich ausgebildet ist, der vollständig von der ersten Ausnehmungsanordnung umgeben wird. Somit kann eine hochwertige Isolation zwischen der elektrischen Kontaktierung und der restlichen Deckschicht erzielt werden und gleichzeitig auf einfache Weise die Öffnung sowohl im Kontaktierungsbereich als auch im

Leiterbereich ausgebildet (und mit metallischem Material verfällt) werden.

Dadurch, dass der Kontaktierungsbereich die Öffnung vollumfänglich umgibt, kann eine vorteilhafte räumliche Trennung zwischen der ersten Ausnehmungsanordnung (in der Deckschicht) und dem darin angeordneten ersten Isolator und dem metallischen Material der elektrischen

Durchkontaktierung erreicht werden. Der Kontaktierungsbereich umgibt die Öffnung dabei bevorzugt vollumfänglich über die gesamte Ausdehnung der Deckschicht (senkrecht zur Substrat-/Chipoberfläche).

Dadurch, dass das metallische Material an einer seitlichen Wandung der Öffnung im Leiterbereich angeordnet ist, wobei das metallische Material insbesondere an einer weiteren seitlichen Wandung der Öffnung im

Kontaktierungsbereich angeordnet ist, ist es gemäß einer Ausführungsform der vorliegenden Erfindung möglich, dass ein großflächiger direkter Kontakt zwischen dem Leiterbereich und dem metallischen Material erzielt werden kann. Eine große Kontaktfläche kann in besonders vorteilhafter Weise den Gesamtwiderstand der Anordnung verringern. Darüber hinaus ist es dadurch möglich, dass die Dotierungsverteilung in vertikaler Richtung innerhalb der Leiterschich1/des Leiterbereichs keine Rolle spielt und eine optimale Kontaktierung über die gesamte Höhe des Leiterbereichs erreicht werden kann. Bei einem direkten Kontakt zwischen metallischem Material und Leiterbereich lediglich an der Oberseite des Leiterbereichs (also ohne die Anordnung des metallischen Materials an einer seitlichen Wandung der Öffnung im Leiterbereich) könnten diese Vorteile hingegen nicht erzielt werden.

Dadurch, dass die Öffnung ferner in einem Zusatzbereich einer

Siliziumschicht des SOI-Wafers oder SOI-Chips ausgebildet ist, wobei das metallische Material ferner in der Öffnung im Zusatzbereich angeordnet ist, ist es gemäß einer Ausführungsform der vorliegenden Erfindung möglich, dass sich das metallische Material über den Kontaktierungsbereich (der Deckschicht) und den Leiterbereich (der Leiterschicht) bis in den

Zusatzbereich der Siliziumschicht des SOI-Wafers oder SOI-Chips erstreckt, wodurch ein besonders geringer elektrischer Widerstand erzielt werden kann.

Es ist gemäß einer Ausführungsform der Erfindung bevorzugt, dass die Öffnung zumindest im Wesentlichen senkrecht zur Wafer- bzw.

Chipoberfläche ausgebildet ist.

Gemäß Ausführungsformen der vorliegenden Erfindung ist es denkbar, dass die Deckschicht und/oder die Leiterschicht (dotiertes) Silizium aufweisen.

Gemäß Ausführungsformen der vorliegenden Erfindung ist es denkbar, dass im SOI-Wafer bzw. SOI-Chip ein elektromechanisches Bauteil/System ausgebildet ist. Insbesondere ist es vorgesehen, dass der Leiterbereich mit einer Komponente des elektromechanischen Bauteils verbunden ist und derart eine elektrisch leitfähige Verbindung zwischen der Umverdrahtung und der Komponente des elektromechanischen Bauteils ausgebildet ist.

Gemäß einer Ausführungsform der vorliegenden Erfindung ist es denkbar, dass der Leiterbereich bzw. die Leiterbahn möglichst breit gestaltet wird, um in der Leiterbahn den Widerstand gering zu halten. Insbesondere ist es möglich, die Leiterbahn/den Leiterbereich deutlich breiter als den typischen TSV-Durchmesser (insbesondere den Durchmesser des metallischen Materials in der Öffnung) und deren dazugehörige Kontaktflächen auszulegen. Dies gilt insbesondere bei Wolfram-TSV’s, die sich bevorzugt bei der Wolfram-Abscheidung selbst verschließen sollen.

Ein weiterer Gegenstand der vorliegenden Erfindung ist ein Verfahren zur Herstellung einer elektrischen Kontaktierung nach einer Ausführungsform der vorliegenden Erfindung, wobei das Verfahren die folgenden Schritte umfasst:

-- in einem ersten Schritt wird die Deckschicht derart strukturiert, dass ein Kontaktierungsbereich ausgebildet wird, der von der restlichen Deckschicht mithilfe einer ersten Ausnehmungsanordnung isoliert ist,

-- in einem zweiten Schritt wird die Öffnung zumindest im

Kontaktierungsbereich ausgebildet,

-- in einem dritten Schritt wird ein metallisches Material in der Öffnung angeordnet, wobei das metallische Material die Umverdrahtung und den Leiterbereich verbindet.

Gemäß einer Ausführungsform der vorliegenden Erfindung ist es denkbar, dass die Deckschicht im ersten Schritt neben der Ausbildung der ersten Ausnehmungsanordnung noch weiter strukturiert wird, beispielsweise um Gräben zu schaffen, die es ermöglichen - folgend auf den ersten Schritt - einen Ätzschritt durchzuführen, bei dem Teile des zweiten Isolators, der zweiten Isolatorschicht, des dritten Isolators und der dritten Isolatorschicht weggeätzt werden, um ein mikroelektromechanisches Bauteil freizulegen.

Dadurch, dass im zweiten Schritt die Öffnung ferner im Leiterbereich ausgebildet wird, wobei im dritten Schritt das metallische Material ferner in der Öffnung im Leiterbereich angeordnet wird, ist es gemäß einer

Ausführungsform der vorliegenden Erfindung möglich, eine besonders hohe Leitfähigkeit bei gleichzeitig geringem Prozessaufwand zu erzielen. Bevorzugt ist es vorgesehen, dass sich die Öffnung (im Wesentlichen) senkrecht zur Oberfläche des Wafers/Chips erstreckt und dass das metallische Material eine unterbrechungslose Verbindung zwischen dem Leiterbereich und der Umverdrahtung ausbildet.

Dadurch, dass im ersten Schritt die Deckschicht in einem ersten

Kontaktbereich ausgebildet wird, wobei im ersten Kontaktbereich ein direkter Kontakt zwischen der Leiterschicht und der Deckschicht ausgebildet wird, wobei die Deckschicht insbesondere ferner auf der zweiten Isolatorschicht angeordnet wird, ist es gemäß einer

Ausführungsform der vorliegenden Erfindung möglich, dass angrenzend and den späteren Kontaktierungsbereich ein erster Kontaktbereich ausgebildet wird, in dem die Deckschicht und die Leiterschicht eine (direkte) Kontaktfläche aufweisen. Entsprechend ist es möglich, die Öffnung im späteren Verlauf sowohl im Kontaktierungsbereich der

Deckschicht als auch im (zumindest teilweise unter diesem und

angrenzend an diesen angeordneten) Leiterbereich der Leiterschicht auszubilden.

Dadurch, dass in einem ersten Zwischenschritt, nach dem ersten Schritt und vor dem zweiten Schritt, ein erster Isolator in der ersten

Ausnehmungsanordnung angeordnet wird, wobei ferner eine erste

Isolatorschicht auf der Deckschicht angeordnet wird,

wobei bevorzugt in einem zweiten Zwischenschritt, nach dem ersten Zwischenschritt und vor dem zweiten Schritt, die erste Isolatorschicht in einem dritten Kontaktbereich, insbesondere am Kontaktierungsbereich, entfernt wird, ist es gemäß einer Ausführungsform der vorliegenden Erfindung möglich, dass eine hochwertige Isolation zwischen dem

Kontaktierungsbereich und der restlichen Deckschicht ausgebildet wird. Bevorzugt werden die erste Isolatorschicht und der erste Isolator gleichzeitig (bzw. in einem Schritt) aufgebracht. Besonders bevorzugt bestehen der erste Isolator und die erste Isolatorschicht aus dem gleichen Dielektrikum.

Dadurch, dass im dritten Schritt die Umverdrahtung, insbesondere metallische Umverdrahtung, auf der ersten Isolatorschicht angeordnet wird, ist es gemäß einer Ausführungsform der vorliegenden Erfindung möglich, einen elektrischen Kontakt zwischen der Umverdrahtung und der

Deckschicht lediglich im Kontaktierungsbereich bzw. am metallischen Material auszubilden. Dadurch, dass

-- in einem ersten Vorschritt ein Struktur in einer Siliziumschicht eines SOI-Wafers oder SOI-Chips ausgebildet wird,

-- in einem zweiten Vorschritt, nach dem ersten Vorschritt, ein dritter Isolator zumindest teilweise in der Struktur angeordnet wird, und oberhalb der Siliziumschicht eine dritte Isolatorschicht angeordnet wird,

-- in einem dritten Vorschritt, nach dem zweiten Vorschritt, die dritte Isolatorschicht in einem zweiten Kontaktbereich entfernt wird

-- in einem vierten Vorschritt, nach dem dritten Vorschritt, die

Leiterschicht auf der dritten Isolatorschicht angeordnet wird und

insbesondere in dem zweiten Kontaktbereich ein direkter Kontakt zwischen der Leiterschicht und der Siliziumschicht ausgebildet wird, wobei die Leiterschicht derart strukturiert wird, dass der Leiterbereich ausgebildet wird, der von einem weiteren Leiterbereich der Leiterschicht mithilfe einer zweiten Ausnehmungsanordnung isoliert ist,

-- in einem fünften Vorschritt, nach dem vierten Vorschritt, eine zweite Isolatorschicht auf der Leiterschicht angeordnet wird, wobei in der zweiten Ausnehmungsanordnung ein zweiter Isolator angeordnet wird,

-- in einem sechsten Vorschritt, nach dem fünften Vorschritt und vor dem ersten Schritt, die zweite Isolatorschicht in einem ersten Kontaktbereich, insbesondere am Leiterbereich, entfernt wird, ist es gemäß einer

Ausführungsform der vorliegenden Erfindung möglich, einen besonders effizienten beispielhaften Prozess bereitzustellen, mithilfe dessen ein mikroelektromechanisches Bauteil zeigt ausgebildet und auf besonders effiziente und kostensparende Weise kontaktiert werden kann.

Es ist gemäß einer Ausführungsform der vorliegenden Erfindung bevorzugt möglich, dass zwischen dem ersten Schritt und dem ersten Zwischenschritt ein Ätzschritt durchgeführt wird. In diesem Ätzschritt können Teile des zweiten Isolators, der zweiten Isolatorschicht, des dritten Isolators und/oder der dritten Isolatorschicht weggeätzt werden. Insbesondere ist es derart möglich, dass ein Isolatormaterial (Opferoxid) um das

mikroelektromechanische Element entfernt wird und somit das

mikroelektromechanische Bauteil freigelegt wird. Um eine Erhöhung des Widerstands an dem schmalen

Übergangsbereichen zwischen gut leitfähigen, aber ggf. schmalen

Metallbereichen und den Siliziumbereichen besonders effizient zu vermeiden, ist es gemäß einer Ausführungsform der vorliegenden

Erfindung vorteilhafterweise denkbar, dass die erste Kontaktfläche (erster Kontaktbereich) zwischen Leiterbereich/Leiterbahn und

Kontaktierungsbereich der Deckschicht größer gewählt wird als die Öffnung, in die das metallische Material eingebracht wird. Damit kann die effektive Siliziumdicke im Übergangsbereich zwischen schmalem TSV und breiter Siliziumleiterbahn erhöht werden und dort lokal der Widerstand reduziert werden. Alternativ oder zusätzlich ist es denkbar, unter dem Leiterbereich zusätzlich einen (isolierten) Zusatzbereich der SOI-Schicht vorzusehen und diesen mit einem zweiten Kontaktbereich zur

Siliziumleiterbahn hin zu verbinden. Dadurch ist es möglich, mit dem zweiten Schritt (Trenchschritt) auch in das SOI-Material (im Zusatzbereich) zu ätzen. Die SOI-Schicht kann demnach verwendet werden, um den Widerstand der Siliziumleiterbahn lokal zu reduzieren.

Ein weiterer Gegenstand der vorliegenden Erfindung ist ein System, umfassend eine elektrische Kontaktierung nach einer der

Ausführungsformen der vorliegenden Erfindung zur Kontaktierung eines Bauteils, insbesondere Sensors. Bei dem Bauteil handelt es sich insbesondere um eine mikroelektromechanisches Bauteil, welches zumindest im Wesentlichen im SOI-Wafer oder SOI-Chip ausgebildet ist.

Für das erfindungsgemäße System, umfassend eine elektrische

Kontaktierung nach einer der Ausführungsformen der vorliegenden Erfindung zur Kontaktierung eines Bauteils, sowie das erfindungsgemäße Verfahren zur Herstellung einer elektrischen Kontaktierung können die Merkmale, Ausgestaltungen und Vorteile Anwendung finden, die im Zusammenhang mit der erfindungsgemäßen elektrischen Kontaktierung oder einer Ausführungsform der erfindungsgemäßen elektrischen

Kontaktierung beschrieben worden sind. Für die erfindungsgemäße elektrischen Kontaktierung können die

Merkmale, Ausgestaltungen und Vorteile Anwendung finden, die im Zusammenhang mit dem erfindungsgemäßen Verfahren zur Herstellung einer elektrischen Kontaktierung, dem erfindungsgemäßen System, umfassend eine elektrische Kontaktierung, einer Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung einer elektrischen

Kontaktierung oder einer Ausführungsform des Systems, umfassend eine elektrische Kontaktierung, beschrieben worden sind.

Ausführungsbeispiele der vorliegenden Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.

Kurze Beschreibung der Zeichnungen

Figur 1 zeigt eine schematische Darstellung eines Verfahrens zur Herstellung einer elektrischen Kontaktierung gemäß einer Ausführungsform der vorliegenden Erfindung nach einem dritten Vorschritt.

Figur 2 zeigt eine schematische Darstellung eines Verfahrens zur Herstellung einer elektrischen Kontaktierung gemäß einer Ausführungsform der vorliegenden Erfindung nach einem sechsten Vorschritt.

Figur 3 zeigt eine schematische Darstellung eines Verfahrens zur Herstellung einer elektrischen Kontaktierung gemäß einer Ausführungsform der vorliegenden Erfindung nach einem ersten Schritt.

Figur 4 zeigt eine schematische Darstellung eines Verfahrens zur Herstellung einer elektrischen Kontaktierung gemäß einer Ausführungsform der vorliegenden Erfindung nach einem ersten Schritt und nach einem Ätzschritt.

Figur 5 zeigt eine schematische Darstellung eines Verfahrens zur Herstellung einer elektrischen Kontaktierung gemäß einer Ausführungsform der vorliegenden Erfindung nach einem zweiten Zwischenschritt. Figur 6 zeigt eine schematische Darstellung eines Verfahrens zur Herstellung einer elektrischen Kontaktierung gemäß einer Ausführungsform der vorliegenden Erfindung nach einem zweiten Schritt.

Figur 7 zeigt eine schematische Darstellung eines Verfahrens zur Herstellung einer elektrischen Kontaktierung gemäß einer Ausführungsform der vorliegenden Erfindung nach einem dritten Schritt.

Figur 8 zeigt eine schematische Darstellung eines Systems, umfassend eine elektrische Kontaktierung zur Kontaktierung eines Bauteils, gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.

Ausführungsformen der Erfindung

In den verschiedenen Figuren sind gleiche Teile stets mit den gleichen Bezugszeichen versehen und werden daher in der Regel auch jeweils nur einmal benannt bzw. erwähnt.

In Figur 1 ist eine schematische Darstellung eines Verfahrens zur Herstellung einer elektrischen Kontaktierung 1 gemäß einer

Ausführungsform der vorliegenden Erfindung nach einem dritten Vorschritt gezeigt. Vor dem zweiten Vorschritt wurde eine Struktur 19 in einer Siliziumschicht 20 eines SOI-Wafers 5 oder SOI-Chips 5 erzeugt

(Trenching). Mithilfe der Struktur 19 werden die einzelnen Komponenten eines mikroelektromechanischen Bauteils 30 definiert. In einem zweiten Vorschritt wurde dann ein dritter Isolator 21 in der Struktur 19

abgeschieden und gleichzeitig oberhalb der Siliziumschicht 20 eine dritte Isolatorschicht 22 ausgebildet. Die dritte Isolatorschicht 22 und der dritte Isolator 21 bestehen entsprechend bevorzugt aus dem gleichen Oxid. Im dritten Vorschritt wurde die Isolatorschicht 22 dann in einem zweiten Kontaktbereich 23 entfernt.

In Figur 2 ist eine schematische Darstellung eines Verfahrens zur Herstellung einer elektrischen Kontaktierung 1 gemäß einer

Ausführungsform der vorliegenden Erfindung nach einem sechsten Vorschritt gezeigt. In einem vierten Vorschritt, wurde zuvor eine

Leiterschicht 4 auf der dritten Isolatorschicht 22 aufgebracht. Dabei wurde im zweiten Kontaktbereich 23 ein direkter Kontakt zwischen der

Leiterschicht 4 und der Siliziumschicht 20 ausgebildet. Die Leiterschicht 4 wurde derart strukturiert, dass ein Leiterbereich 3 ausgebildet wurde, der von einem weiteren Leiterbereich 24 der Leiterschicht 4 mithilfe einer zweiten Ausnehmungsanordnung 25 abgetrennt ist. Auch weitere

Strukturierungen der Leiterschicht 4 können gleichzeitig vorgenommen werden. In einem fünften Vorschritt wurde dann eine zweite Isolatorschicht 16 auf der Leiterschicht 4 aufgebracht. Dabei wurde in der zweiten Ausnehmungsanordnung 25 ein zweiter Isolator 26 angeordnet. Der zweite Isolator 26 stellt somit eine elektrische Isolation zwischen dem

Leiterbereich 3 und dem weiteren Leiterbereich 24 her. Schließlich wurde im sechsten Vorschritt die zweite Isolatorschicht 16 in einem ersten Kontaktbereich 12 angrenzend an den Leiterbereich 3 entfernt. Der erste Kontaktbereich überlappt dabei vorteilhafterweise teilweise oder vollständig mit einer später ausgebildeten Öffnung 9 (siehe Figur 6).

In Figur 3 ist eine schematische Darstellung eines Verfahrens zur Herstellung einer elektrischen Kontaktierung 1 gemäß einer

Ausführungsform der vorliegenden Erfindung nach einem ersten Schritt gezeigt. Im ersten Schritt wurde eine Deckschicht 6 im ersten

Kontaktbereich 12 ausgebildet, so dass im ersten Kontaktbereich 12 ein direkter Kontakt zwischen der Leiterschicht 4 und der Deckschicht 6 hergestellt ist. Ferner wurde die Deckschicht 6 auf der zweiten

Isolatorschicht 16 aufgebracht. Anschließend wurde die Deckschicht 6 derart strukturiert, dass ein Kontaktierungsbereich 7 ausgebildet ist, der von der restlichen Deckschicht 6 mithilfe einer ersten

Ausnehmungsanordnung 8 (einem Trenchgraben) isoliert ist. Gleichzeitig wurden weitere Ätzstrukturierungen 33 in der Deckschicht 6 ausgebildet, über die später in einem Ätzschritt das unterliegende Opferoxid

herausgeätzt werden kann, um das Bauteil 30 freizulegen. Dadurch, dass die Ausbildung der ersten Ausnehmungsanordnung 8 in einem

gemeinsamen Schritt zusammen mit der Ausbildung der Ätzstrukturierungen 33 erfolgen kann, ergibt sich ein besonders

kosteneffizienter Prozess.

In Figur 4 ist eine schematische Darstellung eines Verfahrens zur

Herstellung einer elektrischen Kontaktierung 1 gemäß einer

Ausführungsform der vorliegenden Erfindung nach einem ersten Schritt und nach dem Ätzschritt gezeigt. In diesem Ätzschritt, zwischen dem ersten Schritt und dem ersten Zwischenschritt, wurden Teile des zweiten Isolators 26, der zweiten Isolatorschicht 16, des dritten Isolators 21 und der dritten Isolatorschicht 22 über die Ätzstrukturierungen 33 (und die erste

Ausnehmungsanordnung 8) herausgeätzt. Durch die Entfernung dieses Opferoxids wurde das mikroelektromechanische Element 30 freigelegt.

In Figur 5 ist eine schematische Darstellung eines Verfahrens zur

Herstellung einer elektrischen Kontaktierung 1 gemäß einer

Ausführungsform der vorliegenden Erfindung nach einem zweiten

Zwischenschritt gezeigt. In einem ersten Zwischenschritt, vor dem zweiten Zwischenschritt, wurde dabei ein erster Isolator 11 (bzw. ein Dielektrikum) in der ersten Ausnehmungsanordnung 8 (und in den Ätzstrukturierungen 33) angeordnet. Hierdurch wird das Bauteil 30 (beispielweise umfassend einen Resonator) verschlossen. Vorteilhafterweise kann der Verschluss des Bauteils 30 und die Auffüllung der Ausnehmungsanordnung 8 mit dem ersten Isolator 11 also gleichzeitig erfolgen, so dass kaum zusätzlicher Aufwand bei der elektrischen Isolation der elektrischen Kontaktierung 1 entsteht (da das Bauteil 30 typischerweise sowieso verschlossen werden muss). Gleichzeitig wurde eine erste Isolatorschicht 17 auf der Deckschicht 6 aufgebracht. Im zweiten Zwischenschritt wurde die erste Isolatorschicht 17 in einem dritten Kontaktbereich 18 angrenzend an den

Kontaktierungsbereich 7 entfernt.

In Figur 6 ist eine schematische Darstellung eines Verfahrens zur

Herstellung einer elektrischen Kontaktierung 1 gemäß einer

Ausführungsform der vorliegenden Erfindung nach einem zweiten Schritt gezeigt. Im einem zweiten Schritt wurde eine Öffnung 9 im

Kontaktierungsbereich 7, im Leiterbereich 3 und in einem Zusatzbereich 15 (der Siliziumschicht 20) ausgebildet. Die Öffnung 9 wurde dabei in die Bereiche 7, 3, 15 in einem gemeinsamen Schritt geätzt und erstreckt sich im Wesentlichen senkrecht zu einer Oberfläche (bzw. senkrecht zu einer Hauptausdehnungsebene) des Wafers/Chips. Die Öffnung 9 ist derart angeordnet, dass sie innerhalb der Deckschicht 6 vollständig vom

Kontaktierungsbereich 7 umgeben wird und innerhalb der Leiterschicht 4 vollständig vom Leiterbereich 3 umgeben wird.

In Figur 7 ist eine schematische Darstellung eines Verfahrens zur

Herstellung einer elektrischen Kontaktierung 1 gemäß einer

Ausführungsform der vorliegenden Erfindung nach einem dritten Schritt und somit ein fertiggestelltes System 40, umfassend ein MEMS-Bauteil 30 und die elektrische Kontaktierung 1, gezeigt. Im dritten Schritt wurde ein metallisches Material 10 in der Öffnung 9 (sowohl im Kontaktierungsbreich 7, Leiterbereich 3 und Zusatzbereich 15) eingebracht. Das metallische Material 10 wurde dabei an einer seitlichen Wandung 13 der Öffnung 9 im Leiterbereich 3 und an einer weiteren seitlichen Wandung 14 der Öffnung 9 im Kontaktierungsbereich 7 angeordnet. Somit entsteht eine große

Kontaktfläche zwischen dem metallischen Material 10 und dem

Leiterbereich 3 (bzw. dem metallischen Material 10 und dem

Kontaktierungsbereich 7), was sich besonders vorteilhaft auf die

Minimierung des elektrischen Widerstands am Übergang zwischen dem metallischen Material 10 und dem Leiterbereich 3 auswirkt.

Besonders vorteilhaft kann erfindungsgemäß auf eine zusätzliche

Aufbringung einer Isolatorschicht in der Öffnung 9 (vor dem Auffüllen mit dem metallischen Material 10, also vor dem dritten Schritt) sowie auf ein lokales Entfernen (am Boden der Öffnung) einer solchen Isolatorschicht verzichtet werden, da der Kontaktierungsbereich 7 bereits vorher von der restlichen Deckschicht 6 und der Leiterbereich 3 bereits vorher von der restlichen Leiterschicht 4 isoliert wurde.

Ferner wurde im dritten Schritten gleichzeitig die Umverdrahtung 2 aufgebracht, die entsprechend aus dem gleichen Material besteht wie das metallische Material 10. Das metallische Material 10 ist derart angeordnet, dass es eine elektrisch leitfähige Verbindung mit geringem Widerstand zwischen der Umverdrahtung 2 und dem Leiterbereich 3 sowie dem Zusatzbereich 15 herstellt. Der Leiterbereich 3 ist ferner mit einer

Komponente des MEMS-Bauteils 30 verbunden. Insgesamt ist somit eine elektrische Verbindung zwischen der Umverdrahtung 2 und der

Komponente des MEMS-Bauteils 30 ausgebildet, die einen sehr niedrigen Widerstand aufweist.

In Figur 8 ist eine schematische Darstellung eines Systems 40, umfassend eine elektrische Kontaktierung 1 zur Kontaktierung eines Bauteils 30, gemäß einer weiteren Ausführungsform der vorliegenden Erfindung gezeigt. Im Unterschied zur in Figur 7 gezeigten Ausführungsform ist die Öffnung 9 lediglich im Kontaktierungsbereich 7 und Leiterbereich 3 angeordnet, jedoch nicht in der Siliziumschicht 20 des SOI-Wafers 5 (bzw. nicht im Zusatzbereich 15). Dies wird in vorteilhafter Weise dadurch erreicht, dass die dritte Isolatorschicht 22 unterhalb der späteren Öffnung 9 nicht entfernt wird, also dadurch, dass kein dritter Vorschritt ausgeführt wird und kein zweiter Kontaktbereich 23 ausgebildet wird. Entsprechend ist es möglich, im Ätzschritt, nach dem ersten Schritt, Oxid bzw. Material der dritten Isolatorschicht 22 unterhalb des Leiterbereichs 3 zu belassen. So kann die Öffnung 9 im zweiten Schritt lediglich im Kontaktierungsbereich 7 und Leiterbereich 3 ausgebildet werden und nach unten durch die dritte Isolatorschicht 22 begrenzt werden. Entsprechend ist das metallische Material 10 in der Öffnung 9 lediglich im Kontaktierungsbereich 7 und im Leiterbereich 3 ausgebildet.