Es gibt eine Vielzahl von Anwendungen, bei denen zwei oder mehr digitale Datenströme oder-folgen in gleicher Weise ge- filtert werden müssen. Z. B. kann es in der Fernsehtechnik nö- tig sein, Datentripel wie etwa Folgen von RGB-oder YUV-Daten um den gleichen Faktor zu dezimieren.

Ferner kann es bei der Multiplex-Übertragung einer Mehrzahl von Datenfolgen aber einen gemeinsamen Kanal notwendig wer- den, die Bandbreite der Datenfolgen durch eine für alle Fol- gen einheitliche Tiefpaßfilterung an die Übertragungsband- breite des Kanals anzupassen. Die in jeder Datenfolge vorhan- dene maximale Frequenz darf nicht höher sein als das (1/2n)- fache der Abtastfrequenz bzw. der Übertragungsfrequenz des Kanals. Andernfalls kommt es zu Störungen, die als Alias be- zeichnet werden.

Um diese Störungen so gering wie möglich zu halten, ist es üblich, die Datenfolgen vor ihrer Übertragung über den Kanal einzeln tiefpaßzufiltern. Nach der Filterung wird aus den mehreren Datenfolgen mit Hilfe eines Umschalters eine neue Folge gebildet, die zyklisch aus Werten der verschiedenen Ausgangsfolgen zusammengesetzt ist und aber den Kanal über- tragen werden kann.

Die hierfür verwendeten Tiefpässe haben z. B. Übertragungs- funktionen der Form H (z-l) = (1-z-1) m und bestehen aus einer Reihenschaltung von Register-Addierer- Einheiten, bei denen die Eingänge der Addierer jeweils einmal direkt und einmal aber ein Verzögerungsregister mit dem Ein- gang der Einheit verbunden sind. Ein solches Filter ist in Fig. 11 gezeigt.

Diese herkömmlichen Filter bestimmen, bedingt durch ihren Aufbau, zu jedem eingegebenen Wert einer ursprünglichen Folge einen Ausgabewert. Dabei ist möglich, daß aufgrund einer be- grenzten Übertragungskapazität des Übertragungskanals nur ein Teil dieser Werte abgenommen werden kann, die übrigen also umsonst bestimmt werden.

Aufgabe der Erfindung ist, ein Filter und ein Verfahren zum Betreiben des Filters anzugeben, die es gestatten, den mit der Vorhaltung eines eigenen Filters für jede ursprüngliche Datenfolge verbundenen Schaltungsaufwand zu verringern und so die für die Integration solcher Filter benötigte Substratflä- che zu minimieren.

Die Aufgabe wird zum einen gelöst durch ein Filter nach An- spruch 1. Die Struktur dieses Filters gestattet es, eine Mehrzahl von Datenfolgen gleichzeitig in ein und demselben Filter zu verarbeiten, wobei zu jedem Zeitpunkt die Register einer Gruppe nur Werte enthalten, die von den Werten einer einzigen der ursprünglichen Folgen abgeleitet sind.

Jedesmal, wenn die Register des Filters aktiviert werden, um die an ihrem Eingang anliegenden Werte zu speichern, wandern diese Werte zur nächsten Gruppe weiter, ohne dabei von den Werten anderer Folgen beeinflußt zu werden.

Ein erfindungsgemäßes Filter mit polynomartiger Übertragungs- funktion H (z-1) =#aj z-j läßt sich als Reihenschaltung von m Register-Addierer-Einheiten aufbauen, wobei der erste Eingang der nullten Einheit mit dem zugeordneten Signalkanal und die ersten Eingänge aller anderen Einheiten mit dem Ausgang der unmittelbar vorangehenden Einheit verbunden sind.

Ein erfindungsgemäßes Filter ist einfach zu konstruieren, in- dem für alle Faktoren aj&num l der Übertragungsfunktion ein Mul- tiplizierer zum Multiplizieren mit dem Faktor aj vorgesehen wird, der den zweiten Eingang der j-ten Einheit mit dem zuge- hörigen Datenkanal verbindet.

Multiplizierer zum Multiplizieren mit einer Zweierpotenz 2i lassen sich auf sehr einfache Weise durch einen Submultipli- zierer bilden, der lediglich eine Datenleitung enthält, deren Bit-Eingänge jeweils mit um j Bits höherwertigen Ausgängen verknüpft sind.

Multiplizierer zum Multiplizieren mit einem beliebigen Faktor können aus einer Mehrzahl von Submultiplizierern entsprechend den in dem Faktor enthaltenen Zweierpotenzen und Addierern zum Addieren der Ausgaben der Submultiplizierer aufgebaut sein.

Zweckmäßigerweise umfaßt das Filter ferner einen Multiplexer mit n Eingängen für die n Datenfolgen und n Ausgängen, an die jeweils einer der n Signalkanäle angeschlossen ist, wobei der Multiplexer eingerichtet ist, Datenwerte einer der Datenfol- gen im zyklischen Wechsel auf die verschiedenen Datenkanäle auszugeben.

Zum Auseinandersortieren von aus jeweils Verschiedenen Daten- folgen hergeleiteten gefilterten Werten kann als Ausgangsstu- fe des Filters, ggf. hinter der Übertragungsstrecke, ein De- multiplexer vorgesehen werden, der an den Ausgang einer der Einheiten angeschlossen ist und n Ausgänge aufweist, die je- weils einen einer der Datenfolgen zugeordneten Ausgang des Filters bilden.

Die Aufgabe wird des weiteren gelöst durch ein Verfahren nach Anspruch 9. Dieses Verfahren ist insbesondere vorteilhaft an- wendbar auf ursprüngliche Datenfolgen mit gleichen Taktraten.

Die Ausgabedatenrate des Filters ist in Anpassung an die Übertragungskapazität des Übertragungskanals weitgehend frei wählbar. Wenn die Verfahrensschritte a) bis c) in jeder Takt- periode der ursprünglichen Datenfolgen n-mal durchgeführt werden, wird zu jedem eingegebenen Ursprungsdatenwert ein ge- filterter Wert erzeugt. Wenn die Schritte nur einmal pro Taktperiode ausgeführt werden, so entspricht dies einer Dezi- mation der ursprünglichen Daten um den Faktor n. In jedem Fall, unabhängig von der Zahl der Wiederholungen, werden aber mit dem erfindungsgemäßen Filter nicht mehr Datenwerte er- zeugt als tatsächlich auf den Übertragungskanal ausgegeben

werden und so der mit den herkömmlichen Filtern bei der Dezi- mation der Daten vor ihrer Übertragung verbundene überflüssi- ge Rechenaufwand vermieden.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen un- ter Bezugnahme auf die beigefügten Figuren. Es zeigen : Fig. 1 ein schematisches Blockschaltbild einer ersten Aus- gestaltung eines erfindungsgemäßen Filters ; Fig. 2 ein detaillierteres Schaltbild des Filters aus Fig.

1 ; Fig. 3 eine zweite Ausgestaltung eines erfindungsgemäßen Filters, das dieselbe Übertragungsfunktion wie das Filter aus Figs. 1 und 2, aber einen einfacheren Aufbau hat ; Fig. 4 eine dritte Ausgestaltung eines erfindungsgemäßen Filters ; Fig. 5 eine vierte Ausgestaltung mit der gleichen Übertra- gungsfunktion wie das Filter aus Fig. 4 und mit vereinfachter Struktur ; Fig. 6 eine Filteranordnung zur Erzeugung und Filterung quadraturdemodulierter Signale ; Fig. 7 ein erfindungsgemäßes Filter zur gemeinsamen Filte- rung und Dezimierung von drei Datenfolgen ;

Fig. 8 ein Prinzipschaltbild eines Filters zur gemeinsamen Filterung von drei Datenfolgen und Dezimierung der Datenfolgen um den Faktor 6 ; Fig. 9 eine konkrete Ausgestaltung des Filters aus Fig. 8 ; Fig. 10 einen Multiplexer zum Umsetzen von Datenfolgen in eine durch die Filter aus Fig. 7 oder 8 verarbeit- bare Form, und Fig. 11 ein herkömmliches Filter nach dem Stand der Tech- nik.

Um das Verständnis der Arbeitsweise des erfindungsgemäßen Filters zu erleichtern, wird zunächst anhand von Fig. 11 kurz auf die Arbeitsweise des herkömmlichen Filters eingegangen.

Das herkömmliche Filter umfaßt zwei Äste U und V mit jeweils einem Eingang, der eine ursprüngliche Datenfolge uo, u1,... bzw. vO, v1, ... empfängt, und einen Umschalter 11, der Aus- gabewerte der zwei Äste alternierend an einen Übertragungska- nal 13 weitergibt. Die Übertragungskapazität des Kanals 13 entspricht der Taktrate der zwei ursprünglichen Datenfolgen.

Jeder Ast enthält eine Register-Addierer-Kette, die aus einer Mehrzahl von Register-Addierer-Einheiten 1Xl 1X2... bzw. ly1, ly2,-... besteht, die jeweils ein an einen ersten Eingang der Einheit angeschlossenes Register 3X1... zum Zwischen- speichern von Werten der Datenfolgen oder davon abgeleiteten

Werten und einen Addierer 5x1 ... mit einem an den Ausgang des Registers 3x1 angeschlossenen Eingang, einem an einen zweiten Eingang der Einheit angeschlossenen Eingang und einem Ausgang, der einen Ausgang der Einheit bildet, umfassen. Bei- de Eingänge der Einheiten sind jeweils miteinander verbunden.

Jede Einheit hat die Übertragungsfunktion H* (z-1) =z-1+1, die m-fache Hintereinanderschaltung dieser Einheiten ergibt je- weils Filteräste mit der Übertragungsfunktion H* (z-1) = (z- 1+1) m. Beim in Fig. 11 gezeigten Beispiel ist m = 4, die Ge- samtübertragungsfunktion jedes Asts ist somit H (z-1) = (z-1 +1) 4= 1 + 4z-1 + 6z-2 + 4z-3 + z Aus ursprünglichen Datenfolgen u= [ul, u2, u3, u4, u5, u6] bzw. v= [v1, v2, v3, v4, v5, v6] erzeugen die zwei Äste die Folgen U1 u2+4u1 u3+4u2+6u1 u4+4u3+6u2+4u1 u5+4u4+6u3+4u2+u1 u6+4u5+6u4+4u3+u2 bzw.

V1 v2+4v1 v3+4v3+6v1

v4+4v3+6v2+4vl<BR> <BR> <BR> <BR> <BR> <BR> <BR> <BR> v5+4v4+6v3+4v2+vl<BR> <BR> <BR> <BR> <BR> <BR> <BR> <BR> v6+4v5+6v4+4v3+v2.

Diese Werte liegen jeweils zu zweit gleichzeitig an den zwei Eingängen des Umschalters 11 an. Aufgrund der begrenzten Übertragungskapazität des Kanals 13 können nicht alle berech- neten Werte übertragen werden. In diesem Fall erfolgt eine Dezimierung der Daten, indem der Umschalter 11 jeweils alter- nierend während einer Taktperiode der ursprünglichen Daten- folgen den Ast U und dann den Ast V mit dem Übertragungskanal 13 verbindet. Es liegt somit am Eingang des Übertragungska- nals 13 je nach Anfangsstellung des Umschalters 11 die Daten- folge U1 v2+4v1 u3+4U2+ v4+4v3+6v2+4v1 <BR> <BR> <BR> <BR> <BR> <BR> U5+4u4+6u3+4u2+ul<BR> <BR> <BR> <BR> <BR> <BR> <BR> <BR> v6+4Vs+6v4+4v3+v2- oder deren Komplement an. Es werden also pro Taktperiode zwei Datenwerte erzeugt, gebraucht werden kann aber nur jeder zweite davon.

Fig. 1 zeigt eine erste Ausgestaltung eines erfindungsgemäßen Filters. Die Übertragungsfunktion des Filters ist dieselbe wie die des Filters aus Fig. 11. Es umfaßt wie dieses eine Kette mit einer Mehrzahl von Register-Addierer-Einheiten lo,

11,12,13 mit jeweils einem Register 30,31,32 bzw. 33 und einem Addierer 50,51,52 bzw. 53. Diese Einheiten sind in eine nullte Gruppe mit den Einheiten lg und 12 und eine erste Gruppe mit den Einheiten 11 und 13 unterteilt. Das Register 30 ist mit dem Datenkanal 70 der nullten Gruppe direkt ver- bunden. Der Addierer 5p ist an den Ausgang des Registers 30 und über einen Multiplizierer 9p an den Datenkanal 91 der er- sten Gruppe angeschlossen und gibt somit an das Register der folgenden Einheit 11 die Summe aus dem um einen Takt verzö- gerten Inhalt des Registers 30 und dem Vierfachen des auf dem Datenkanal 71 anliegenden Werts aus. Die darauffolgenden Ein- heiten arbeiten in analoger Weise.

Diesem Filter ist zweckmäßigerweise ein Multiplexer (nicht dargestellt) mit zwei Eingängen vorgeschaltet, wobei jeder Eingang die Werte einer der zwei zu filternden ursprünglichen Datenfolgen u, v empfängt, und das die empfangenen Werte ab- wechselnd auf den nullten und den ersten Übertragungskanal ausgibt. Diese Maßnahme hat zur Folge, daß in einer Taktperi- ode, in der z. B. auf dem ersten Datenkanal 91 ein Wert der ersten Folge u anliegt, die Register 30 und 32 Datenwerte an die Addierer 50,52 ausgeben, die von Werten der Folge u ab- geleitet sind, und umgekehrt. In der nächsten Taktperiode sind die von der Folge u abgeleiteten Werte in die Register der nullten Gruppe übergegangen. Da in dieser Taktperiode der Wert der ursprünglichen Folge u vom Multiplexer auf den ande- ren Datenkanal 70 ausgegeben wird, werden auch diesmal nicht Werte der verschiedenen Folgen vermengt.

Es ist offensichtlich, daß alle Übertragungsfunktionen der Form H (z) = ag + alz-1 + a2z-2 +... mit dem erfindungsgemäßen Filter realisiert werden können, indem je nach Bedarf die Zahl der Einheiten und. die Multipli- kationsfaktoren entsprechend gewählt werden.

Zur Erweiterung der Schaltung zur Verarbeitung einer zusätz- lichen ursprünglichen Datenfolge genügt es, die Zahl der Gruppen um 1 zu erhöhen, die vorhandenen Register-Addierer- Einheiten zyklisch auf die Gruppen zu verteilen und einen weiteren Datenkanal vorzusehen, an den die Einheiten der neu- geschaffenen Gruppe angeschlossen werden, wie später anhand von Fig. 7-9 am Beispiel von drei Datenfolgen u, v, w ge- zeigt Fig. 2 zeigt eine Variante der Schaltung aus Fig. 1, bei der die Multiplizierer einen besonders einfachen Aufbau haben.

Bei dieser Variante wird die Tatsache ausgenutzt, daß sich bei binärer Zahlendarstellung Multiplikationen mit einer Zweierpotenz 2i sehr einfach realisieren lassen, indem an die zu multiplizerende Zahl rechts j Nullen angehängt werden. Der Multiplizierer 90 kann daher schlicht und einfach dadurch realisiert werden, daß sämtliche Bits 0,1,..., v des Über- tragungskanals 71 mit Eingangsbits j, j+1,..., j+v eines Eingangs des Addierers 50 verbunden sind. Die Eingangsbits 0, ..., j-1 desselben Eingangs des Addierers können fest auf den Wert 0 gelegt sein. Eine besonders einfache Ausgestaltung des

Addierers ergibt sich dann, wenn dieser nur Eingänge für die Bits mit Stellenwert 2i oder darüber aufweist. Da sich die Inhalte niedrigerwertiger Leitungen bei der Addition nicht ändern können, brauchen sie vom Addierer nicht erfaßt zu wer- den. Diese niedrigwertigen Leitungen können deshalb direkt vom Ausgang des zur Einheit des Addierers gehörenden Regi- sters zum Eingang des Registers der nachfolgenden Einheit durchgeführt sein.

Im Falle des Multiplizierers 90 sind für eine Multiplikation mit dem Faktor 4 die Ausgangsleitungen des Multiplizierers um 2 Bit gegenüber den Eingangsleitungen nach links verschoben.

Der Multiplizierer 91 zum Multiplizieren mit dem Faktor 6 kann nicht ganz so einfach realisiert werden. Er besteht aus zwei Submultiplizierern 911 und 912, wobei der Submultipli- zierer 912 genauso wie der Multiplizierer 9p aufgebaut ist und der Submultiplizierer durch Verschieben um ein Bit nach links eine Multiplikation mit 2 durchführt. Entsprechend um- faßt der Addierer 51 zwei Subaddierer 511,512 die die Aus- gabewerte der Submultiplizierer zum Ausgabewert des Registers 31 hinzuaddieren.

Fig. 3 zeigt eine Weiterentwicklung des Filters aus Fig. 1 bzw. 2, bei dem die Multiplikation mit Faktoren, die keine Zweierpotenzen sind, völlig vermieden ist. Diese Ausgestal- tung basiert auf der Erkenntnis, daß der zweite Eingang der Register-Addierer-Einheiten nicht zwangsläufig an den der je- weiligen Gruppe entsprechenden Datenkanal angeschlossen sein muß, sondern daß er auch mit dem Ausgang einer derselben

Gruppe angehörenden Einheit verbunden sein darf, ohne daß dies zu einer unerwünschten Vermengung der Daten der ver- schiedenen Folgen U und V führt, und daß sich mit Hilfe sol- cher Verbindungen die Schaltungsstruktur vereinfachen läßt.

Wie die Filter aus Fig. 1 und 2 hat das in Fig. 3 gezeigte Filter vier hintereinandergeschaltete Register-Addierer- Einheiten 10, 11,12, 13. Das Ausgangssignal des Registers 30 ist über eine Leitung 15 abgegriffen und auf den zweiten Ein- gang der dritten Einheit 12 geführt. Der Ausgang der Einheit 11 ist mit dem zweiten Eingang der Einheit 13 verbunden. Wie man leicht erkennt, haben die ersten zwei Einheiten 10,11 der Schaltung zusammen mit dem Multiplizierer 90 die Übertra- gungsfunktion H*1 (z-l) = z-2+4z-1+1. Durch Verzögern im Regi- ster 32 und Hinzuaddieren des Vierfachen des über die Leitung 15 übertragenen Signals z-1 mit Hilfe des Multiplizierers 92 und des Addierers 52 ergibt sich für den Ausgang der Einheit 12 die Übertragungsfunktion H*2 (z-1) = (z-2+4z-1+1) z-1 +4z-1 = z-3+4z-2+5z-1.

Erneutes Verzögern im Register 33 und Hinzuaddieren von H*1 (z-l) im Addierer 53 liefert die gewünschte Übertragungs- funktion. Hierfür kommt die Schaltung nach Fig. 3 mit minima- lem Aufwand aus : Es werden lediglich vier Register und vier Addierer-verwendet, und die Multiplizierer haben, soweit noch erforderlich, den denkbar einfachsten Aufbau, da sie ledig- lich zur Multiplikation mit Zweierpotenzen benötigt werden.

Die Figs. 4 und 5 zeigen zwei erfindungsgemäße Filter für die Übertragungsfunktion H (z-1) = (z-1 +1) 3= 1 + 3z-1 + 3z-2 + z-3.

Das Filter aus Fig. 4 ist nach demselben Prinzip konstruiert wie das aus Fig. 1. Die zweiten Eingänge der drei Register- Addierer-Einheiten sind jeweils über Multiplizierer mit einem der Datenkanäle 70 bzw. 71 verbunden, wobei die Faktoren der Multiplizierer gleich den entsprechenden Koeffizienten der als Polynom geschriebenen Übertragungsfunktion sind.

Die Multiplizierer können nach dem in Fig. 2 gezeigten Prin- zip aus Submultiplizierern aufgebaut sein.

Fig. 5 zeigt wiederum ein Filter mit vereinfachtem Aufbau.

Der Multiplizierer 90 ist durch einen verdoppelnden Submulti- plizierer 902 und eine direkte Verbindung mit dem Datenkanal 70 sowie zwei Addierer 501 502 implementiert. Über eine Lei- tung 15 wird ein Signal mit der Übertragungsfunktion H*o (z'1) = z-l+l abgegriffen und auf den zweiten Eingang der Einheit 12 geführt. Diese Abwandlung gestattet es, anstelle des in Fig. 4 verwendeten Verdreifachers einen Verdoppler 92 zu verwenden, weswegen das Filter aus Fig. 5 zur Realisierung derselben Übertragungsfunktion mit einem Addierer weniger auskommt.

Fig. 6 zeigt das Prinzipschaltbild eines Filters mit Quadra- turdemodulation einer Eingangsfolge. Üblicherweise werden bei solch einem Filter mit einer Sinus-und einer Cosinusschwin-

gung modulierte Datenfolgen aus einer ursprünglichen Daten- folge erzeugt, indem in zwei Multiplizierern 17 die ursprüng- lichen Werte mit Sinus-und Cosinuswerten multipliziert wer- den, die z. B. aus einem ROM ausgelesen werden. Erfindungsge- mäß multipliziert jeder der Multiplizierer 17 die eintreffen- den ursprünglichen Datenwerte alternierend mit einem Sinus- und einem Cosinuswert. Dies hat zur Folge, daß Werte, die der sinus- (bzw. cosinus-) modulierten Folge angehören, abwech- selnd an den Datenkanälen 70 bzw. 71 anliegen, ohne daß hier- für ein vorgeschalteter Multiplexer erforderlich ist.

Fig. 7 zeigt die Anwendung des erfindungsgemäßen Konstrukti- onsprinzips auf ein Filter zur gemeinsamen Filterung von drei Datenfolgen. Dieses Filter kann insbesondere zur Filterung und Dezimierung von digitalisierten RGB-oder YUV-Daten in der Fernseh-und Videotechnik eingesetzt werden.

Dem Filter ist ein der in Fig. 10 gezeigte Multiplexer vorge- schaltet, der auf drei Eingängen die drei Datenfolgen u4,u5,u6,...],v=[v1,v2,v3,v4,v5,v6,...]u=[u1,u2,u3, und w= [wl, w2, W3, W4, W5, w6,...] empfängt. Jedem Eingang sind zwei Register 31 zugeordnet, die jeden eintreffenden Folgenwert abspeichern und um eine Taktperiode verzögern. Ein Steuerschalter 33 hat drei Gruppen 34-36 mit je drei Eingän- gen. Jede Gruppe enthält einen direkt mit dem Eingang des Multiplexers verbundenen,, einen einfach verzögerten und einen doppelt verzögerten Eingang. Zu Beginn der Umsetzung liegen am Eingang des Multiplexers die Folgenwerte ul, v1, w1 an, und die Register enthalten Nullen. Die Steuerschaltung 33 schaltet die an ihrem Eingang 34 anliegenden Werte ul, 0,0

auf den Ausgang durch. Im nachfolgenden Takt liegen Werte u2, v2, w2 am Eingang des Multiplexers. Die einfach verzögernden Register enthalten die Werte ul, vl, wl, die zweifach verzö- gernden enthalten Nullen. Die am Eingang 35 anliegenden Werte ul, v2,0 werden ausgegeben. Im Folgetakt gibt die Schaltung die am Eingang 36 anliegenden Werte wl, v2, u3 aus. Die drei Kanäle 70, 71, 72 des Filters werden so mit Datenfolgen ul, v1, v4,w4,..;0,u2,v2,w2,u5,v5,w5,...bzw.u4, 0,0, u3, v3, w3, u6, v6, @ versorgt.

Das Konstruktionsprinzip des Multiplexers aus Fig. 10 läßt sich für beliebige Zahlen n gemeinsam zu verarbeitender Da- tenfolgen anwenden. Dabei ist jedem der n Eingänge des Multi- plexers eine Kette von n-1 Registern zugeordnet, und der Steuerschalter hat n Gruppen zu n Eingängen, von denen je- weils einer mit einem Eingang der Schaltung bzw. dem Ausgang eines i-fach verzögernden Registers verbunden ist (i=1,2, ...,n-1).

Das Filter in Fig. 7 enthält wie das aus Fig. 1 eine Kette, die abwechselnd aus Addierern 5m-1,5m-2,---50 und Regi- stern 3m,..., 30 aufgebaut ist. Jedem der drei Datenkanäle 70, 71, 72, des Filters ist eine Gruppe von Registern 3m, 3m- 3m-1,.bzw.3m-2,...zugeordnet,dieüberMulti-3,...; plizierer 9m, undggf.Addierer5m-1,5m-2,...mit... ihrem Datenkanal verbunden sind, um eine Übertragungsfunktion der Form amzmH(z)= + ...+a0+

zu realisieren. In einem ersten Arbeitstakt empfängt das Fil- ter auf den drei Datenkanälen das Wertetripel ul, 0,0. Die dem Kanal 7p zugeordneten Register 3m, 3m-3,... empfangen Werte amul, am-3u1, . usw., die Register der anderen Grup- pen bleiben noch unbelegt. In einem zweiten Takt liegen auf den drei Kanälen die Werte v1, u2,0. Die Addierer 5m-1, 5m-4 addieren zu den Inhalten der Register 3m, 3m-3 jeweils Werte am-1u2, am-4u2, ... und geben sie in der Kette eine Stelle weiter in die Register 3m-1, 5m-4, .... Gleichzeitig werden Werte amv1, am-3v1, ... usw. in die Register der dem Kanal 70 zugeordneten Gruppe geladen. Im nächsten Takt wan- dern die Werte wiederum einen Schritt weiter, und die dem Ka- nal 7p zugeordneten Register werden mit amw1, am-3w1, ... usw. geladen. Nach m Takten beginnt das Filter, eine Daten- folge der Form amu1 + am-1u2 +a0um;... am-1v2+...+a0vm;amv1+ amwl + am-lw2 +... + aowm ; amu4 + am-lu5 +... + aOum+3 ; auszugeben. Die Filterung der Folgen u, v und w beinhaltet gleichzeitig eine Dezimierung um den Faktor 3.

Fig. 8 zeigt das Prinzip eines Filters zum gemeinsamen Fil- tern und Dezimieren um den Faktor 6. Das Filter umfaßt drei Datenkanäle 70, 71,72 zum Empfangen der vom Multiplexer aus

Fig. 10 ausgegebenen Datenfolgen. Je nach Stufe des Polynoms der Übertragungsfunktion H (z) besitzt das Filter eine oder mehrere hintereinandergeschaltete Filterstufen 21, die je- weils entsprechend der Zahl der Datenkanäle eine Kette aus je drei Addierern 50,51,52, und drei Register 30, 31,32 sowie drei erste Multiplexer 230,231,232 und zweimal drei Multi- plizierer 900, 910, 920 und 901, 911, 921 umfassen. Jeder er- ste Multiplexer 23i (i=0,1,2) hat zwei Eingänge, die über die Multiplizierer 9i0, 9il mit dem Datenkanal 7i verbunden sind. Bei einer tatsächlichen Implementierung des Filters aus Fig. 8 können je nach Übertragungsfunktion einzelne Multipli- zierer und Multiplexer entfallen, wie später erläutert wird.

Der Eingang des ersten Addierers 50 der Kette ist mit einem zweiten Multiplexer 25 verbunden, von dem ein Eingang den Eingang der Stufe 21 bildet und dessen zweiter Eingang mit dem Ausgang des letzten Registers 32 verbunden ist. Der Aus- gang des letzten Registers 32 ist gleichzeitig Ausgang der Filterstufe 21. Der Ausgang jeder Filterstufe 21 mit Ausnahme der letzten führt auf den Eingang einer nachfolgenden Filter- stufe. Der Ausgang der letzten führt zu einem Addierer 53, dessen zweiter Eingang über einen Multiplizierer 93 an den Kanal 70 angeschlossen ist, zu einem Multiplexer 27, der das Ergebnis der Filterung und Dezimierung ausgibt.

Die Arbeitsweise des Filters wird anhand des Ausführungsbei- spiels ing Fig. 9 erläutert. Dieses Filter ist angelegt für eine Übertragungsfunktion H (z-1) =Eaj z-D = z-5 + 5z-4 + 10z-3 + lez-2 + 5z-1 + 1.

Es besitzt nur eine Filterstufe 21. Der dem Koeffizienten an = 1 entsprechende Multiplizierer 93 ist entfallen, genauso der a5 = 1 entsprechende Multiplizierer 911. Da a6 = 0, ist der entsprechende Multiplizierer 901 durch einen Nullsignal- Eingang ersetzt. Da die Faktoren a4 und al gleich sind, ist für sie nur ein Multiplizierer 92 vorgesehen und der Multi- plexer ist 232 entfallen.

Das Filter empfängt die Datenfolgen vl, wl, u4, v4, w4, ...; w2,u5,v5,w5,.bzw.0,u3,v3,w3,u6,v6,...u2,v2, vom Multiplexer aus Fig. 10. Zu Beginn des Betriebs sind die Multiplexer so gesteuert, daß die ersten Multiplexer ihre in der Fig. links dargestellten Eingänge selektieren und der zweite Multiplexer 25 den oberen Eingang selektiert, an dem ständig 0 anliegt. Vom ersten auf den Kanälen erscheinenden Wertetripel vl, u2,0 geht der Wert v1 verloren, die Register 30 31,32 bekommen die Inhalte Der nächste Takt mit dem Wertetripel w1, v2, u3 führt zu Registerinhalten 0, 5v2,5u2+10u3. Zum darauffolgenden Takt werden die Multiple- xer 230, und 25 umgeschaltet, so da$ die vom Register 32 aus- gegebenen Werte auf den Addierer 50 zurückgeführt werden und der rechte Eingang des ersten Multiplexers 230 aktiv ist. Das Wertetripel u4, w2, v3 ergibt somit die Registerbelegung 5u2+10u3+10u4,5v2+lOv3,5w2. Mit dem nächsten Takt mü#te, wenn er vorhanden wäre, der Multiplexer 231 umgeschaltet wer- den, danach der Multiplexer 232. Noch einen Takt später se- lektiert der Multiplexer 27 seinen oberen Eingang und gibt

drei Takte lang die Filterungsergebnisse für die Folgen u, v, w aus. Im Dauerbetrieb des Filters wechseln sämtliche Multi- plexer nach jeweils drei Takten ihren Zustand. Man erhält so für je sechs eingegebene Folgenwerte einen gefilterten Wert, also einen Dezimationsfaktor von 6.

Höhere Dezimationsfaktoren, die immer ein ganzzahliges Viel- faches der Kanalzahl sind, lassen sich auf einfache Weise er- zielen, wenn man die Anzahl der Eingänge der ersten Multiple- xer und die Zahl der Male, die die eingegebenen Daten in der Filterstufe im Kreis laufen, erhöht.

Dieselbe Wirkung wie mit den Filtern aus Fig. 7-9 läßt sich erzielen, wenn man die eingangsseitigen zweiten Multiplexer 25 durch Demultiplexer am Ausgang des letzten Registers 52 ersetzt.

Auch die Multiplizierer der Filter aus Fig. 7 bis 9 können aus Submultiplizierern wie in Verbindung mit Fig. 2 beschrie- ben aufgebaut werden. Im Falle des Filters aus Fig. 8 bzw. 9 können insbesondere an denselben Multiplexer angeschlossene Multiplizierer Submultiplizierer gemeinsam haben.