Flipflops oder bistabile Kippschaltungen sind Schaltungen mit einer Speicherwirkung, bei denen das Ausgangssignal sowohl von dem augenblicklichen Wert des Eingangssignals als auch von der Vorgeschichte abhängt. Aus diesem Grund werden Flipflops auch als sequentielle Schaltwerke bezeichnet.

Ein D-Flipflop ist derart aufgebaut, daß es ein binäres Ein- gangssignal D empfängt, welches abhängig von einem angelegten Taktsignal CP an seinen Ausgang durchgeschaltet wird. In Fig.

6 ist die Wahrheitstabelle eines D-Flipflops dargestellt, wo- bei der Ausgangssignalwert Qn+l in Abhängigkeit von dem augen- blicklichen Wert des Taktsignals CPn und dem augenblicklichen Wert des Eingangssignals Dn dargestellt ist. Aus Fig. 6 ist ersichtlich, daß sich der Ausgangswert Q des D-Flipflops nur verandert, wenn das Taktsignal den binären Wert'1'besitzt, wobei in diesem Fall als Ausgangswert D der augenblickliche Wert des Eingangssignals D übernommen wird. In allen anderen Fällen bleibt der Ausgangswert Q des D-Flipflops unverändert.

Das D-Flipflop kann entweder bei steigender Taktflanke oder bei fallender Taktflanke schaltend ausgestaltet sein.

Zur Realisierung von Flipflop-Schaltungen oder bistabilen Kippschaltungen bieten sich Transistoren als Schalter an. Be- kannterweise kann eine Flipflop-Schaltung insbesondere aus einer Reihenschaltung von zwei galvanisch mitgekoppelten In- vertern in CMOS-Technik aufgebaut sein.

Für viele Anwendungen, wie z. B. Zähler oder Schieberegister, sind jedoch die oben beschriebenen einfachen Flipflop-

Schaltungen ungeeignet, da in diesen Fällen Flipflops benö- tigt werden, welche den Zustand des Eingangssignals zunächst zwischenspeichern und ihn erst dann an den Ausgang übertra- gen, wenn der Eingang des Flipflops wieder durch das Taktsi- gnal'verriegelt'ist.

Derartige Flipflop-Schaltungen bestehen daher aus zwei in Reihe geschalteten Flipflops oder Speicherzellen (Latch- Schaltungen), nämlich einem sogenannten Master-Latch und ei- nem sogenannten Slave-Latch, und werden demzufolge auch als Master-Slave-Flipflops bezeichnet. Das Master-Latch empfängt an seinem Eingang das Eingangssignal D und ist mit seinem Ausgang mit dem Eingang des Slave-Latchs verbunden. Am Aus- gang des Slave-Latchs kann das Ausgangssignal Q des Master- Slave-Flipflops abgegriffen werden. Das Master-Latch und das Slave-Latch werden mit Hilfe des Taktsignals CP komplementär zueinander geschaltet.

Ist beispielsweise der Takt CP ='0', wird der augenblickli- che Wert des Eingangssignals D in das Master-Latch eingelesen und gespeichert. Der Ausgangszustand Q des Slave-Latchs bleibt zunächst unverändert, da das Slave-Latch durch das Taktsignal verriegelt ist. Wechselt anschließend das Taktsi- gnal zu CP ='1', wird das Master-Latch blockiert und der au- genblickliche und zuvor eingelesene Wert am Ausgang des Ma- ster-Latchs an den Ausgang des Slave-Latchs übertragen und als Ausgangssignalwert Q des Master-Slave-Flipflops ausgege- ben. Bei derartigen Master-Slave-Flipflops gibt es demnach im Gegensatz zu einfachen Flipflop-Schaltungen keinen Taktzu- stand, bei dem sich das Eingangssignal D unmittelbar auf das Ausgangssignal Q auswirkt.

In der Druckschrift"New Single-Clock CMOS Latches and Flipflops with Improved Speed and Power Savings", Jiren Yuan und Christer Svensson, IEEE Journal of Solid-State Circuits, Vol. 32, Nr. 1, Januar 1997, Seiten 62-69 ist eine Flipflop- Schaltungsanordnung nach dem Oberbegriff des Anspruches 1 of-

fenbart. In dieser Druckschrift wird vorgeschlagen, ein Nied- rigleistungs-D-Flipflop aus zwei in Reihe geschalteten diffe- rentiell arbeitenden D-Flipflops oder Speicherzellen (Lat- ches) aufzubauen. Jedes Flipflop besteht aus einer Reihen- schaltung von zwei galvanisch mitgekoppelten Invertern in CMOS-Technik. Insbesondere wird vorgeschlagen, das Master- Latch in Form eines differentiell arbeitenden p-Latchs und das Slave-Latch in Form eines ebenfalls differentiell arbei- tenden n-Latchs aufzubauen. Die Ausgangssignale Q, 2 werden direkt an internen Knoten des Slave-Latchs abgegriffen. Al- ternativ kann der Ausgang des Slave-Latchs auch mit einer ab- schließenden differentiellen Speicherzelle oder Latch- Schaltung verbunden sein. Auch in diesem Fall werden dann die Ausgangssignale Q, Q an den internen Knotenpunkten des die Flipflop-Schaltungsanordnung abschließenden differentiellen Latchs abgegriffen.

Das Abgreifen der Ausgangssignale Q, ß am internen Knoten des Slave-Latchs bzw. Slave-Latchs ist jedoch nachteilig, da die vom Flipflop-Ausgang zu treibenden Last das Slave-Latch be- einflußt und insbesondere dazu führt, daß das Slave-Latch langsamer schaltet und einen zeitlich lange fließenden Kurz- schlußstrom über zumindest einen seiner beiden Inverter auf- weist.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine Flipflop-Schaltungsanordnung mit niedrigem Leistungsbe- darf zu schaffen, bei der zudem eine konstant hohe Schaltge- schwindigkeit des Slave-Latchs erzielt werden kann.

Diese Aufgabe wird erfindungsgemäß durch eine Flipflop- Schaltungsanordnung mit den Merkmalen des Anspruches 1 ge- löst. Die Unteransprüche definieren vorteilhafte und bevor- zugte Ausführungsformen der vorliegenden Erfindung.

Erfindungsgemäß wird der Ausgang der Flipflop- Schaltungsanordnung von den internen Knoten des Slave-Latchs

dadurch getrennt, daß eine nicht-differentielle Ausgangstrei- berschaltung zwischengeschaltet wird. Die Ausgangstreiber- schaltung kann beispielsweise in Form einer Inverterschaltung ausgestaltet sein. Durch die Trennung der über den Ausgang zu treibenden Last von den internen Knoten des Slave-Latchs wird eine von der zu treibenden Ausgangslast unabhängige Schaltge- schwindigkeit des Slave-Latchs erzielt, die somit konstant hoch sein kann. Die von den internen Knoten des Slave-Latchs umzuladenden Kapazitäten sind somit bekannt und ermöglichen eine für alle Ausgangslasten gültige Optimierung der Dimen- sionierungen der verwendeten Feldeffekttransistoren, um einen möglichst geringen Leistungsverbrauch und eine möglichst hohe Schaltgeschwindigkeit zu erzielen.

Die erfindungsgemäße Flipflop-Schaltungsanordnung kommt ins- besondere mit einer minimalen Anzahl von Takttransistoren, nämlich zwei Takttransistoren, aus. Da das Taktsignal in ei- ner Flipflop-Schaltung dasjenige Signal mit den meisten Zu- standswechseln ist, ist das Taktsignal allgemein hinsichtlich des Energieverbrauchs der Flipflop-Schaltung von besonderer Bedeutung.

Auch ansonsten weist die erfindungsgemäße Flipflop- Schaltungsanordnung weniger Transistoren als andere bisher bekannte Niedrigleistungs-Flipflop-Schaltungen auf und kann daher auf Chips kompakter realisiert werden. Dies betrifft insbesondere die Ausgestaltung des Master-Latchs. Der Takt- transistor des Slave-Latchs, welcher die Ubernahme des am Ausgang des Master-Latchs anliegenden Signalwerts triggert, befindet sich nahe am Ausgang der Schaltung, wodurch sich ei- ne geringere Signalverzögerung ergibt, während bei einigen bisher bekannten Lösungen das Taktsignal in mehreren aufein- anderfolgenden Stufen verarbeitet wird.

Die Erfindung wird nachfolgend unter Bezugnahme auf die bei- gefügte Zeichnung anhand bevorzugter Ausführungsbeispiele nä- her erläutert.

Fig. 1 zeigt das Schaltbild eines ersten Ausführungsbeispiels der vorliegenden Erfindung, Fig. 2 zeigt das Schaltbild eines zweiten Ausführungsbei- spiels der vorliegenden Erfindung, Fig. 3 zeigt das Schaltbild eines dritten Ausführungsbei- spiels der vorliegenden Erfindung, Fig. 4 zeigt das Schaltbild eines vierten Ausführungsbei- spiels der vorliegenden Erfindung, Fig. 5 zeigt das Schaltbild eines fünften Ausführungsbei- spiels der vorliegenden Erfindung, und Fig. 6 zeigt die Wahrheitstabelle eines D-Flipflops.

In Fig. 1 ist die Schaltung eines D-Fliflops dargestellt, bei dem die vorliegenden Erfindung angewendet ist.

Das in Fig. 1 gezeigte D-Flipflop ist in Form eines Master- Slave-Flipflops ausgestaltet und umfaßt eine Master-Latch- Schaltung 2 sowie eine damit in Reihe geschaltetes Slave- Latch-Schaltung 3, welche jeweils in CMOS-Technik ausgestal- tet sind.

Sowohl das Master-Latch 2 als auch das Slave-Latch 3 umfaßt zwei galvanisch mitgekoppelte Transistor-Reihenschaltungen, welche im Master-Latch 2 durch einen p-Kanal Feldeffekttran- sistor 8 und einen n-Kanal Feldeffekttransistor 10 bzw. einen p-Kanal Feldeffekttransistor 9 und einen n-Kanal Feldeffekt- transistor 11 gebildet sind, während sie in dem Slave-Latch 2 durch einen p-Kanal Feldeffekttransistor 12 und einen n-Kanal Feldeffekttransistor 14 bzw. einen p-Kanal Feldeffekttransi- stor 13 und einen n-Kanal Feldeffekttransistor 15 gebildet sind. Das Slave-Latch 2 umfaßt darüber hinaus entsprechend

Fig. 1 verschaltete n-Kanal Feldeffekttransistoren 16 und 17, die zusammen mit den p-Kanal Feldeffekttransistoren 12 bzw.

13 jeweils einen CMOS-Inverter bilden.

Bei dem in Fig. 1 gezeigten Ausführungsbeispiel wird das Ma- ster-Latch 2 über einen gemäß Fig. 1 angeschlossenen p-Kanal Feldeffekttransistor 7 mit einem Taktsignal CP angesteuert, während das Taktsignal CP über einen n-Kanal Feldeffekttran- sistor 18 auch an das Slave-Latch 3 angelegt ist. Auf diese Weise werden die beiden Flipflops 2 und 3 komplementär zuein- ander getaktet, wobei bei CP ='0'das Master-Latch 2 akti- viert wird, während bei CP ='1'das Slave-Latch 3 aktiviert wird.

An das Master-Latch 2 bzw. dessen n-Kanal Feldeffekttransi- stor 10 ist das Eingangssignal D der D-Flipflop-Schaltung an- gelegt. Des weiteren ist eingangsseitig eine Inverterschal- tung 1 mit einem p-Kanal Feldeffekttransistor 5 und einem da- mit in Reihe geschalteten n-Kanal Feldeffekttransistor 6 vor- gesehen, dessen Ausgangssignal an den n-Kanal Feldeffekttran- sistor 11 angelegt ist, so daß dem Master-Latch 2 nicht nur das Eingangssignal D sondern auch das negierte Eingangssignal D zugeführt wird.

Am Ausgang des Slave-Latchs 3 tritt am Knotenpunkt zwischen den Transistoren 13 und 15 des Slave-Latchs 3 das Ausgangs- signal Q und am Knotenpunkt zwischen den Transistoren 12 und 14 dessen negierter Wert Q auf.

Ist der Takt CP ='0', wird der augenblickliche Wert des Ein- gangssignals D in das Master-Latch 2 eingelesen und gespei- chert. Der Ausgangszustand des Slave-Latchs bleibt zunächst unverändert, da das Slave-Latch durch das Taktsignal CP ver- riegelt ist. Wechselt anschließend das Taktsignal zu CP ='1', wird das Master-Latch 2 blockiert und der augen- blickliche und zuvor eingelesene Wert am Ausgang des Master- Latchs 2 an den Ausgang des Slave-Latchs 3 übertragen.

Wie der in Fig. 1 gezeigten Schaltung entnommen werden kann, wird das Ausgangssignal Q nicht direkt an dem Ausgang des Slave-Latchs 3 abgegriffen, sondern über eine nicht- differentielle Ausgangstreiberschaltung 4 ausgegeben. Bei dem in Fig. 1 gezeigten Beispiel ist diese Ausgangstreiberschal- tung 4 insbesondere in Form einer CMOS-Inverterschaltung mit einem p-Kanal Feldeffekttransistor 19 und einem n-Kanal Fel- deffekttransistor 20 ausgebildet. Der Eingang dieser Inver- terschaltung 4 greift am Knotenpunkt zwischen den Transisto- ren 12 und 14 an, wo der negierte Ausgangssignalwert Q auf- tritt, so daß von der Inverterschaltung 4 das Ausgangssignal Q über einen von den internen Knotenpunkten des Slave-Latchs 3 entkoppelten Ausgang ausgegeben wird.

In Fig. 2 ist die entsprechende D-Flipflop-Schaltung für die Ausgabe des negierten Ausgangssignals Q dargestellt, wobei in diesem Fall der Inverter mit dem Knotenpunkt zwischen den Transistoren 13 und 15 verbunden ist. Die in Fig. 2 gezeigte Schaltung entspricht somit einem invertierenden Niedriglei- stungs-D-Flipflop.

In Fig. 3 ist eine auf dem erfindungsgemäßen Prinzip beruhen- de Flipflop-Schaltung mit invertiertem Ausgang und nicht- invertiertem Ausgang dargestellt. Analog zu Fig. 1 ist der Eingang einer ersten Inverterschaltung mit einem p-Kanal Fel- deffekttransistor 19a und einem n-Kanal Feldeffekttransistor 20a mit dem Knotenpunkt zwischen den Transistoren 12 und 14 des Slave-Latchs 3 verbunden, so daß am Ausgang dieser Inver- terschaltung der Ausgangssignalwert Q abgegriffen werden kann. Der Ausgang dieser ersten Inverterschaltung 19a, 20a ist zudem mit einem weiteren, identisch aufgebauten Inverter 19b, 20b verbunden, so daß an dessen Ausgang das invertierte Ausgangssignal ß abgegriffen werden kann. Auf diese Weise werden sowohl Q als auch ß über eine nicht-differentielle Ausgangstreiberschaltung 4 ohne direkte Verbindung mit den internen Knotenpunkten des Salve-Flipflops 3 ausgegeben, und

die von dem D-Flipflop zu treibende Last ist von den internen Knotenpunkten des Slave-Fliflops 3 entkoppelt.

In Fig. 4 ist ein weiteres Ausführungsbeispiel der vorliegen- den Erfindung dargestellt, wobei dieses Ausführungsbeispiel dem in Fig. 1 gezeigten Ausführungsbeispiel entspricht und um eine Setz- (Set) und Rücksetzfunktion (Reset) erweitert wor- den ist. Zu diesem Zweck weist sowohl das Master-Latch 2 als auch das Slave-Latch 3 einen Eingang zum Anlegen eines Setz- signals S sowie einen Eingang zum Anlegen eines Rücksetzsi- gnals R auf, wobei mit Hilfe des Setzsignals S das entspre- chende Flipflop 2 bzw. 3 definiert auf den Wert'1'gesetzt werden kann, während mit Hilfe des Rücksetzsignals R das Flipflop 2 bzw. 3 definiert auf den Wert'0'gesetzt werden kann.

Gemäß Fig. 4 ist bezüglich des Master-Latchs 2 sowohl für das Setzsignal S als auch für das Rücksetzsignal R ein p-Kanal Feldeffekttransistor 22 bzw. 21 vorgesehen, der mit dem Takt- transistor 7 in Reihe geschaltet ist. Für das Slave-Latch 3 sind hingegen n-Kanal Feldeffekttransistoren 23 und 24 vorge- sehen, welche mit dem Gate-Anschluß des n-Kanal Feldeffekt- transistors 14 bzw. 15 verbunden sind, um deren Gatespannung bei R ='1'bzw. S ='1'definiert auf den Wert'0'zu set- zen. Des weiteren ist auch der Ausgang des Slave-Latchs 3 mit einer Setz-und Rücksetzfunktion versehen, wobei zu diesem Zweck die in Fig. 4 gezeigten Transistoren 25-27 vorgesehen sind, und der Knotenpunkt zwischen dem p-Kanal Feldeffekt- transistor 25 und den n-Kanal Feldeffekttransistoren 26,27 mit dem internen Knotenpunkt des Slave-Flipflops 3 zwischen den Transistoren 12 und 14 verbunden ist. An den p-Kanal Fel- deffekttransistor 25 und den n-Kanal Feldeffekttransistor 26 ist jeweils das negierte Rücksetzsignal RN angelegt, während der n-Kanal Feldeffekttransistor das Setzsignal S empfängt.

Die Transistoren 25-27, insbesondere der Transistor 26, die- nen dazu, bei R ='1'und S ='1'dem Rücksetzsingal die Priorität einzuräumen, d. h. die Kombination R ='1'und

S ='1'ist grundsatzlich zulassig. Wird auf den Transistor 26 verzichtet, wäre hingegen die Kombination R ='1'und S ='1'nicht zulassig. Nur bei der Kombination R ='0'und S ='0'wird von der Flipflop-Schaltung die eigentliche Funk- tion eines D-Flipflops ausgeführt (vgl. Fig. 6).

In Fig. 5 ist auf analoge Art und Weise die in Fig 3 gezeigte Flipflop-Schaltung mit invertiertem und nicht-invertiertem Ausgang erweitert um die Setz-und Rücksetzfunktion darge- stellt, wobei die sich entsprechenden Bauteile wiederum mit denselben Bezugszeichen versehen sind, so daß auf eine wie- derholte Erläuterung dieser Bauteile verzichtet werden kann.

Die in den Fig. 1-5 gezeigten erfindungsgemäßen D-Flipflop- Schaltungen sind jeweils derart aufgebaut, daß sie mit einer minimalen Anzahl an Transistoren auskommen. Die Takttransi- storen 7 und 18, welche jeweils die Ubernahme des anliegenden Signalwerts an den entsprechenden Ausgang triggern, befinden sich beim tatsächlich realisierten Schaltungslayout in der Nähe des Ausgangs des entsprechenden Flipflops 2 bzw. 3, so daß lediglich geringe Verzögerungszeiten gewährleistet sind.

Aufgrund einer besonderen Schaltungstechnik ist sicherge- stellt, daß in den dargestellten D-Flipflop-Schaltungen le- diglich im Schaltfall, d. h. wenn sich das Eingangssignal D verandert, Energie verbraucht wird. Der von der Aktivität der Flipflop-Schaltung unabhängige offset im Leistungsverbrauch ist daher geringer als bei bekannten Lösungen und besteht le- diglich aus der vom Taktnetz aufzubringenden Leistung zur An- steuerung der Takttransistoren 7 und 18.

Im Vergleich zu bisher verwendeten Niedrigleistungs-D- Flipflops konnte bei den dargestellten Schaltungen das soge- nannte Power-Delay-Produkt, d. h. das Produkt aus der Lei- stungsaufnahme und der Verzögerungszeit der Flipflop- Schaltung näherungsweise um 80% im statischen Fall (d. h. bei Q = konstant), um 49% bei mittlerer Aktivität der Flipflop- Schaltung und um 36% bei maximaler Aktivität (beispielsweise

bei Einsatz der Flipflop-Schaltung als Frequenzteiler) ver- ringert werden. Die Verzögerungszeit umfaßt dabei die Summe aus der sogenannten Setupzeit und der eigentlichen zeitlichen Verzögerung der Flipflop-Schaltung. Darüber hinaus konnte der Leistungsverbrauch im statischen Fall näherungsweise um 66% und bei mittlerer Aktivität um 16% reduziert werden. Die zu- vor genannten Werte gelten jeweils für einen Ausgangspegel- wahrscheinlichkeit von P (Q = 1) = 0, 5. Geringere Ausgangspe- gelwahrscheinlichkeiten erhöhen die angegebenen Werte, wäh- rend umgekehrt geringere Ausgangspegelwahrscheinlichkeiten in gleichem Maße zu einer Verringerung der angegebenen Werte führen. Die Verzögerung der Flipflop-Schaltung, d. h. die Sum- me aus der Setupzeit und der eigentlichen Verzögerungszeit, konnte um ca. 39% reduziert werden, während der Flächenbedarf zur Realisierung der Flipflop-Schaltung um näherungsweise 6,6% verringert werden konnte.