Bei modernen Sender-und Empfängeranordnungen in der Mobil- funktechnik werden überwiegend Frequenzsynthesizer zur Erzeu- gung der für die jeweiligen Frequenzumsetzungen notwendigen Mischsignale verwendet. Insbesondere werden Frequenzsynthesi- zer auch in Mikrocontrollern zur Erzeugung der verschiedenen Takte verwendet.

Ein gattungsgemäßer analoger Phasenregelkreis (Phase Locked Loop ; PLL) zur Frequenzsynthesizer ist in der US 4,965,531 beschrieben. Dort ist ein Phasenregelkreis mit einem digital realisiertem Phasendetektor, einem analogen Schleifenfilter, einem analogen Oszillator und einem digitalen Teiler im Rück- kopplungspfad angegeben. Der Teiler im Rückkopplungspfad ist als fraktionaler Teiler ausgebildet. Dieser fraktionale Tei- ler wird durch ein Sigma-Delta-Modulator derart angesteuert, daß auch nicht-ganzzahlige Verhältnisse von Eingangs-und synthetisierter Ausgangsfrequenz erreicht werden. Die Anord- nung des Sigma-Delta-Modulators zusammen mit den fraktionalen Teiler im Rückkopplungspfad des Phasenregelkreises reduziert das Quantisierungsrauschen, das durch den fraktionalen Teiler entsteht.

Allerdings ergibt sich bei Verwendung der genannten Phasenre- gelkreise insbesondere dann ein Problem, wenn auf einem ein- zigen Chip-sehr viele solcher Phasenregelkreise benötigt wer- den. Das Schleifenfilter benötigt vielfach externe Schal- tungskomponenten. Zudem benötigen die analogen Schaltungstei- le, das Schleifenfilter und der Oszillator sehr viel Chipflä- che und haben daher einen vergleichsweise hohen Leistungsver- brauch. Schließlich ist ein rein analoger Phasenregelkreis bezüglich seiner Eingangs-und Ausgangsfrequenz starr und so- mit für wechselnde Anforderungen unflexibel.

Bei rein digitalen Phasenregelkreisen wird statt des analogen Oszillators ein digitaler Teiler verwendet. Dieser Teiler, der als fraktionaler Teiler ausgelegt ist, bildet aus einem hochfrequenten Grundtakt den Ausgangstakt des Phasenregel- kreises, der dann in den Phasenkomperator rückgekoppelt wird.

Die Wahl des Teilerfaktors wird durch das digitale Schleifen- filter geeignet eingestellt, so daß der Ausgangstakt gegen- über dem Oszillator-Grundtakt variiert werden kann.

Der Nachteil eines solchen digitalen PLL-Oszillators ist des- sen hoher Eigenjitter, der hier identisch zur Periode des hochfrequenten Grundtaktes ist. Eine Erhöhung dieses Grund- taktes zur Verbesserung des Eigenjitters ist jedoch nur be- grenzt möglich, da der Erhöhung der Grundtaktfrequenz durch die verwendete Technologie Grenzen gesetzt sind. Allerdings ist dieser digitale Phasenregelkreis weiterhin starr und so- mit unflexibel.

Eine Möglichkeit, das Eigenjitter bei einem Phasenregelkreis zu reduzieren, ist in der US 5,493,243 beschrieben. In dem dort angegebenen rein digitalen Phasenregelkreis wird der als Oszillator eingesetzte Teiler nicht mit einem hochfrequenten Grundtakt, sondern mit sechs Phasen des Grundtaktes versorgt.

Statt der Veränderung des Teilerfaktors wird zur Frequenzsyn- these die Taktquelle des Teilers zwischen diesen sechs Phasen in einem Kommutator umgeschaltet. Dadurch ist das Eigenjitter nur noch 1/6 der Periode des Oszillatorgrundtaktes. Die An- steuerung des Kommutators erfolgt hier durch einen 7 Bit Counter ; die sechs Grundtaktphasen werden aus einem Master- Referenztakt Mithilfe einem klassischen analogen Phasenregel- kreis erzeugt. Auch dieser verbesserte digitale Phasenregel- kreis, bei dem das Eigenjitter reduziert wird, ist jedoch be- züglich unterschiedlicher Master-Referenztaktfrequenzen und Ausgangstaktfrequenzen starr und unflexibel.

Der geforderte Frequenzsynthesizer als Oszillator in einem rein digitalen Phasenregelkreis soll vielseitig einsetzbar sein und dabei eine möglichst geringe Redundanz aufweisen, um damit eine hohe Wirtschaftlichkeit zu erzielen. Flächen-und Leistungsbedarf sollen auf ein Minimum reduziert werden. Be- züglich Master-Referenzfrequenz und Ausgangsfrequenz ist eine hohe Flexibilität gefordert. Das Eigenjitter und die Fre- quenzgenauigkeit soll technologieunabhängig auf das geforder- te Maß reduziert werden können.

Ausgehend von dem eingangs genannten Stand der Technik liegt der vorliegenden Erfindung daher die Aufgabe zugrunde, einen Frequenzsynthesizer anzugeben, der die oben genannten Anfor- derungen erfüllt.

Erfindungsgemäß wird diese Aufgabe durch einen Frequenzsyn- thesizer mit den Merkmalen des Patentanspruchs 1 gelöst, d. h. ein Frequenzsynthesizer mit den folgenden Merkmalen : -einen Phasenregelkreis, der aus einem eingangsseitig ein- gekoppelten Referenztakt mit beliebiger Frequenz einen hö- herfrequenten, ein-oder mehrphasigen Takt an seinem Aus- gang bereitstellt,

-einen dem Phasenregelkreis nachgeschalteten Frequenztei- ler, der aus dem höherfrequenten, ein-oder mehrphasigen Takt durch Teilung einen bezüglich seiner Frequenz belie- bigen Ausgangstakt an seinem Ausgang bereitstellt, -einen Sigma-Delta-Modulators, der den Frequenzteiler an- steuert.

Ferner wird die Aufgabe durch ein Verfahren zum Betreiben ei- nes Frequenzsynthesizers mit den Merkmalen des Patentan- spruchs 11 sowie durch eine integrierte Schaltung mit minde- stens einem monolithisch im einem Halbleiterchip integrierten Frequenzsynthesizer gemäß Patentanspruch 12 gelöst.

Der Multiphasen-Grundtakt wird in einem klassischen analogen Phasenregelkreis aus einem"sauberen"Master-Referenztakt er- zeugt. Die flexible Konfiguration des Rückkopplungsteilers und des Vorteilers des analogen Phasenregelkreises ergibt für die Frequenz des"sauberen"Master-Referenztaktes einen sehr großen zulässigen Bereich. Die Frequenz des Multiphasen- Grundtaktes, der in dem analogen Phasenregelkreis für die Frequenzteiler generiert wird, muß nur in einem vorher zu konfigurierenden Bereich liegen. Damit kann aus nahezu jeder Master-Referenzfrequenz der Multiphasen-Grundtakt erzeugt werden.

Durch völlig flexibel konfigurierbare rationale Teilerfakto- ren des als Taktgenerator eingesetzten Frequenzteilers kann jede beliebige Ausgangsfrequenz generiert werden. Der sich durch den rationalen Teilerfaktor und durch den zulässigen Bereich der Multiphasen-Grundtaktfrequenz ergebenen Frequenz- fehler wird durch die Wahl der Akkumulatorwortbreite des Sig- madelta-Modulators beliebig reduziert. Durch Anlegen einer Konstanten an den Akkumulator wird der Frequenzfehler kompen- siert. Ein zweiter Eingang am Akkumulator stellt den Stel- leingang des Oszillators dar, der an den Ausgang eines digi-

talen Schleifenfilters einem rein digitalen Phasenregelkreis angeschlossen werden kann. Wird der Frequenzsynthesizer nicht als Oszillator in einer rein digitalen PLL verwendet, so wird dieser Eingang fest auf 0 gesetzt.

Das maximale Eigenjitter des Frequenzsynthesizer ist durch die Anzahl der Phasen und der kleinsten zulässigen Frequenz des Multiphasen-Grundtaktes bestimmt und ist somit ein De- signparameter. Die Genauigkeit der Ausgangsfrequenz ist durch die Wortbreite des Akkumulators gegeben und somit auch ein Designparameter. Sind die Teilerfaktoren des vorgeschalteten analogen Phasenregelkreises zur Generierung des Multiphasen- Grundtaktes, der Teilerfaktor des als Taktgenerators einge- setzten Frequenzteilers und die am Sigmadelta-Modulator ange- legte Konstante zum Beispiel softwaremäßig einstellbar, er- gibt sich ein breites Frequenzspektrum für die Master- Referenzfrequenz und die Ausgangsfrequenz.

In einer Applikation, in der nur ein Phasenregelkreis oder nur ein Frequenzsynthesizer benötigt wird, ist der Einsatz des erfindungsgemäßen Frequenzsynthesizer nicht unbedingt sinnvoll. Das modulare Schaltungskonzept bietet in der Appli- kation Vorteile, in der bei flexibler Master-Referenzfrequenz viele Frequenzsynthesizer und/oder rein digitale PLLs benö- tigt werden. Es ermöglicht die Frequenzsynthese bezüglich Frequenz und Phase unabhängiger Takte mit lediglich eines analogen Phasenregelkreises. Durch diese Mehrfachnutzung ei- nes einzigen analogen Phasenregelkreises zur Erzeugung mul- tipler Ausgangstakte bei freier Konfiguration der Master- Referenztaktfrequenz ist darüber hinaus eine Flächenoptimie- rung im Design der Frequenzsynthesizer möglich. Vorteilhaf- terweise wird dadurch auch die Leistungsaufnahme der gesamten Schaltung signifikant reduziert.

Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfin- dung sind der nachfolgenden Beschreibung, den Figuren der Zeichnung und den jeweiligen Unteransprüchen zu entnehmen.

Nachfolgend wird die Erfindung anhand der in den Figuren der Zeichnung angegebenen Ausführungsbeispiele näher erläutert.

Es zeigt dabei : Figur 1 das Blockschaltbild des erfindungsgemäßen Frequenz- synthesizers ; Figur 2 ein vorteilhaftes Ausführungsbeispiel für den analo- gen Phasenregelkreis zur Generierung des Multiphasen- Grundtaktes des erfindungsgemäßen Frequenzsynthesi- zers ; Figur 3 das Blockschaltbild des als Taktgenerator ausgebilde- ten Frequenzteilers des erfindungsgemäßen Frequenz- synthesizers ; Figur 4 das Blockschaltbild des Sigma-Delta-Modulators des erfindungsgemäßen Frequenzsynthesizers.

In allen Figuren der Zeichnung sind gleiche oder funktions- gleiche Elemente, sofern dies nicht anders angegeben ist, mit gleichen Bezugszeichen versehen.

Figur 1 zeigt das Blockschaltbild des erfindungsgemäßen Fre- quenzsynthesizers. In Figur 1 ist mit 1 der erfindungsgemäße Frequenzsynthesizer bezeichnet. Der Frequenzsynthesizer be- steht aus in Reihe geschaltetem analogen Phasenregelkreis (PLL) 2, der im vorliegenden Ausführungsbeispiel als Multi- phasentaktgenerator ausgebildet ist, Multiplexer 3 und Fre- quenzteiler 4. Ferner ist ein Steuerpfad vorgesehen, in den

ein Sigma-Delta-Modulator 5, der den Frequenzteiler 4 ansteu- ert, geschaltet ist.

Zunächst wird die allgemeine Funktionsweise eines erfindungs- gemäßen Frequenzsynthesizers anhand der Figur 1 beschrieben.

Eine detaillierte Beschreibung des Aufbaus und der Funktions- weise der einzelnen Komponenten des erfindungsgemäßen Fre- quenzsynthesizers 1 erfolgt daran anschließend anhand der Fi- guren 2 bis 4.

Der externe Master-Referenztakt mit der Frequenz fIN wird über einen Vorteiler mit dem Teilerfaktor 1/m auf eine analo- ge PLL gegeben. Die PLL generiert daraus ein mehrphasiges Taktsignal der n-fachen Frequenz mit p Phasen. Der PLL- Ausgangstakt hat somit die Frequenz fl=fIN*n/m. Dises "Taktbündel"wird auf eine beliebige Anzahl von Teilern gege- ben, wobei pro benötigter Ausgangsfrequenz jeweils ein Teiler vorgesehen ist. Die Teilungsfaktoren dieser Teiler können frei programmiert werden, es sind dabei diskrete Teilungsfak- toren q/p möglich. Aufgrund der diskreten Werte stimmt die Ausgangsfrequenz typischerweise nicht mit der gewünschten Frequenz überein. Mit jedem Takt ergibt sich ein konstanter Phasenfehler. Dieser Phasenfehler wird in einem Sigmadelta- Modulator akkumuliert.

Wenn dieser Akkumulator über-oder unterläuft, wird für den nächsten Takt der Teilerfaktor um +1/p oder um-1/p modifi- ziert, so daß die Teilung nicht mit dem Faktor q/p erfolgt, sondern mit dem Faktor (q+1)/p bzw. (q-1)/p. Durch den Über- lauf des Sigmadelta-Modulators wird automatisch die Phasen- korrektur in dem Phasenfehlerspeicher berücksichtigt. Mit dem frei programmierbaren Wert, der an den Sigmadelta-Modulator als Phasenfehler angelegt wird, kann jede beliebige Ausgangs- frequenz gebildet werden. Die Genauigkeit dieser Frequenz hängt nur von der Akkuwortbreite ab. Das Eigenjitter dieses

Taktes ist nominal 1/ (fIN*n/m*p), die Auflösungsschritte lie- gen bei 1/ (fIN*n/m*p*2^Akuu-Wortbreite). Beides ist nur limi- tiert durch die maximal mögliche Frequenz der verwendeten Halbleitertechnologie. Vorbedingung zum Einsatz dieser Schal- tung ist allerdings, daß die Frequenz fl entsprechend höher- frequenter als der gewünschte Ausgangstakt fout ausgelegt sein muß.

Figur 2 zeigt das Blockschaltbild eines vorteilhaften Ausfüh- rungsbeispiels für den analogen Phasenregelkreis zur Generie- rung des Multiphasen-Grundtaktes.

Die analoge PLL 2 in Figur 2 weist einen Phasendetektor 21, ein Schleifenfilter 22 und einen Oszillator 23, die in Reihe geschaltet sind, auf. Darüber hinaus ist ein Rückkopplunspfad 24 vorgesehen, der das Ausgangssignal fl des Oszillators 23 in den Phasendetektor 21 rückkoppelt. In den Rückkopplungs- pfad 24 ist ein erster Teiler 25 mit einem ersten Teilerver- hältnis 1/n geschaltet. Darüber hinaus ist ein zweiter Teiler 26 vorgesehen, der als Vorteiler dem Phasendetektor 21 der analogen PLL 2 vorgeschaltet ist. Der zweite Teiler 26 weist ein zweites Teilerverhältnis 1/m auf. Ferner ist eine Steuer- einrichtung 27 vorgesehen. Die Steuereinrichtung 27 steuert die Teiler 25,26 sowie den Schleifenfilter 22 an. Die Steu- ereinrichtung 27 kann insbesondere als Mikroprozessor bzw.

Mikrocomputer ausgebildet sein. Dabei können die verschiede- nen Teilerverhältnisse 1/m, 1/n sowie die verschiedenen Para- meter der analogen PLL 2, wie beispielsweise die Filterkon- stante, der Verstärkungsfaktor des Oszillators 23, geeignet eingestellt werden. Somit ist eine softwaremäßig, durch das Programm der Steuereinrichtung 27 gesteuerte Einstellung die- ser Faktoren möglich, was bereits an dieser Stelle allein ei- ne sehr große Flexibilität der analogen PLL 2 gewährleistet.

Typischerweise ist das Schleifenfilter 22 als Tiefpassfilter ausgebildet. Besonders vorteilhaft ist ferner, wenn der Os- zillator als spannungsgesteuerter Oszillator ausgebildet ist.

Besonders vorteilhaft ist ferner, wenn der Oszillator 23 als Ringoszillator mit mehreren Taktabgriffen realisiert ist. Da- mit läßt sich eine als sogenannte Multiphasentaktgenerator ausgebildete analoge PLL 2 realisieren.

Eine weitere, sehr vorteilhafte Ausgestaltung der analogen PLL 2 ist in der EP 0 821 487 A1 beschrieben. Die dort be- schriebene analoge PLL weist zusätzlich zu der Phasen- /Frequenzregelung eine Grobregeleinrichtung auf. Diese Grobregeleinrichtung ist insbesondere in der unmittelbaren Startphase der analogen PLL, bei dem diese noch nicht einge- schwungen ist und somit sich die Frequenzunterschiede bzw. die Phasenlage vom Eingangssignal und Ausgangssignal der ana- logen PLL noch nicht auf einen konstanten Wert stabilisiert haben, aktiviert.

Bezüglich weiterer Einzelheiten, Merkmale, deren Vorteile und Funktionsweise von Phasenregelkreisen wird ausdrücklich auf die EP 0 821 487 Al verwiesen und vollinhaltlich Bezug genom- men ("Incorporated by Reference").

Figur 3 zeigt das Blockschaltbild des Teilers des erfindungs- gemäßen Frequenzsynthesizers. Wie bereits erwähnt, besteht der Teiler aus zwei Teilblöcken : einem Multiplexer 3 und ei- nem Frequenzteiler 4. Der Multiplexer 3 wählt aus den p Pha- sen des ausgangsseitig von der analogen PLL 2 bereitgestell- ten Ausgangssignals fl nacheinander jeweils eine aus und ver- sorgt den nachgeschalteten Frequenzteiler 4 mit dieser Phase des Multiphasentaktes. Dieser Takt stellt den Arbeitstakt dar. Der Frequenzteiler 4 seinerseits bestimmt, welche Phase der Multiplexer 3 auswählt. Der Frequenzteiler 4 kann außer- dem während des Teilungsvorgangs die ausgewählte Phase wech-

seln. Damit sind nicht nur ganzzahlige Teilerfaktoren mög- lich, sondern auch rationale Teilerfaktoren mit einem dritten Teilerverhältnis q/p. Das dritte Teilerverhältnis q/p läßt sich entsprechend wie die ersten beiden Teilerverhältnisse 1/m, 1/n ebenfalls softwaregesteuert durch die Steuereinrich- tung 27 einstellen.

Zum Multiplexer 3 gehen außer den p Phasen noch p Auswahllei- tungen, wobei nur jeweils eine der Auswahlleitungen aktiviert ist. Wechselt nun die Auswahlleitung, so ist der Multiplexer 3 derart aufgebaut, daß sichergestellt ist, daß der Aus- gangstakt nich"spiken"kann. Vielmehr wird der aus dem Mul- tiplexer 3 ausgekoppelte Arbeitstakt sich um den Abstand zwi- schen zwei Phasen verkürzen bzw. verlängern. Es wird inner- halb eines Arbeitstaktes immer nur zwischen zwei benachbarten Phasen gewechselt.

Der Frequenzteiler 4 besteht aus mehreren parallel ladbaren Schieberegistern 41... 44 der Breite k, aus einem Zähler 45 und aus einer Dekodereinheit 46. Das erste Schieberegister 41 ist der Zyklusgenerator, mit einer logischen"1"am Eingang.

Der Ausgang dieses Schieberegisters ist ein load-Signal, mit dem dieses Schieberegister 41 und alle anderen Schieberegi- ster 42... 44 geladen werden. Durch den Ladewert des Schiebe- registers 41 kann nun bestimmt werden, nach wievielen Ar- beitstakten der Zyklusgenerator 41 wieder das load-Signal ge- neriert und damit einen neuen Zyklus startet. Dieser Ladewert entspricht dem Grundteilungsfaktor. Dadurch, daß am Datenein- gang des Zyklusgenerators 41 eine logische"1"anliegt, ist sichergestellt, daß es auch zum Laden der Schieberegister 41... 44 kommt. Damit läuft die Schaltung aus jedem Zustand stabil an.

Das zweite Schieberegister 42 ist der Ausgangssignalgenera- tor. In ihm wird der Verlauf des Ausgangstaktes während eines

Zyklus abgelegt. Im dritten und vierten Schieberegister 43, 44 ist abgelegt, zu welchem Zeitpunkt und in welcher Richtung (up oder down) des Zyklus der Multiplexer 3 den Eingangstakt fl umschalten soll.

Die Signale"command"und"direction"des Sigmadelta- Modulators 5 zeigen an, ob im nächsten Zyklus der Teilerfak- tor um 1/p variiert werden soll oder nicht. Sie werden umko- diert und zusammen mit den programmierten Werten in dem drit- ten und vierten Schieberegister 43,44 übernommen. Die Aus- gänge dieser beide Schieberegister 43,44 steuern einen Zäh- ler 45, welcher die ausgewählte Phase verwaltet. Der Zähler- ausgang wird mit dem Dekoder 46 dekodiert und gibt die Aus- wahlleitungen für den Multiplexer 3 an. Dabei müssen auch al- le nicht verwendeten Zählerzustände sinnvoll ausdekodiert werden, um sicherzustellen, daß die Schaltung aus jedem Zu- stand anläuft.

Die größtmögliche Flexibilität des Teilers 3,4 kann durch völlig frei programmierbare Ladewerte für die Schieberegister 41... 44 erzielt werden. Damit können nahezu beliebige Teiler- faktoren und Ausgangstaktmuster eingestellt werden. Pro Ar- beitstakt fl des Frequenzteilers 4 ist nur eine Umschaltung zwischen zwei Phasen möglich. An einer Stelle im Zyklus ist die Möglichkeit zur Phasenumschaltung für die variable Verän- derung des Teilungsfaktors um 1/p reserviert.

In Figur 4 ist das Blockschaltbild des Sigmadelta-Modulators des erfindungsgemäßen Frequenzsynthesizers beschrieben.

Der Sigmadelta-Modulator 5 ist prinzipiell ein einfaches Ad- dierwerk 53 der Wortbreite r mit zwei Eingangsworten ph const und ph var, die auch die Wortbreite r haben, zusätzlich einer Registereinrichtung 52 und einer Uber/Unterlauferkennung 51 für die Signale"command"und"direction". Die Eingangswort-

breite sind 2-er Komplement Zahlen und werden mit jedem Takt zum stets positiven Akkumulatorinhalt hinzuaddiert. Detek- tiert wird, ob der Akku durch die Addition bzw. durch die Subtraktion, wenn beide Eingangswörter in Summe negativ sind, über-bzw. unterläuft. In diesem Fall wird ein Signal "command"generiert. Ein zweites Signal"direction"zeigt an, ob ein Unter-oder Überlauf erfolgt ist. Diese beiden Signale steuern die Modifikation des Teilerfaktors im Frequenzteiler 4. Bei einem Überlauf des Akkumulators wird der nächste Aus- gangstakt verkürzt, bei einem Unterlauf verlängert. Der Akku- mulator reagiert auf einen Über-bzw. Unterlauf mit einer Mo- dulo-Operation, daß heißt, er springt automatisch von seinem höchsten Wert auf"0"und umgekehrt.

Prinzipiell verwaltet der Akkumulator den Phasenfehler zwi- schen dem gewünschten und dem realen Ausgangstakt. Zur weite- ren Verdeutlichung sei ein Beispiel aufgezeigt : aus 13MHz Ma- ster-Referenztaktfrequenz sollen 16.384MHz Ausgangsfrequenz erzeugt werden. Die analoge PLL generiert einen 6 Phasen Takt (p=6), wobei dieser Takt maximal die Frequenz von 70MHz auf- weiset. In der analogen PLL werden die Faktoren m und n auf 8 und 42 gestellt. Die Ausgangsfrequenz der analogen PLL ist somit fl=13MHz*42/8=68.25MHz. Der intrinsische Jitter liegt damit bei 1/ (6*68.25MHz) =2.44ns. Um jetzt aus fl=68.25MHz fout=16.384MHz zu erzeugen, müßte der Teilerblock eigentlich einen Teilerfaktor von 4.1656494 haben. Möglich sind aber nur Teilerfaktoren von q/p mit p=6. Der nächstliegende Teilerfak- tor zu 4.1656494 ist somit 25/6=4.16666. Damit ergibt sich die Ausgangsfrequenz zu fout=16. 38MHz, daß heißt, sie ist um 4KHz zu klein.

Um jetzt auf fout=16.384MHz zu kommen, muß der Teilerblock zwischendurch den Ausgangstakt für einzelne Takte verkürzen.

Dies ist auch möglich, da der Teilerblock dynamisch seinen Teilungsfaktor für einen Takt um 1/p modifizieren kann. Daß

heißt, es wird in einem Ausgangstakt der Arbeitstakt fl nicht durch 25/6, sondern durch 24/6 bzw. 26/6 geteilt. Die Folge davon ist, daß die Taktperiode von diesem einen Ausgangstakt um den Wert des intrinsischen Jitters verkürzt bzw. verlan- gert wird. Die Verkürzung des einen Ausgangstaktes wird durch einen Überlauf des Akkumulators. im Sigamdelta-Modulator 5 er- zeugt. Bei einer Akkuwortbreite von 12 Bit nimmt der Akkumu- lator die Werte zwischen 0 und 4095 an. Wenn der Akkumulator überläuft, entspricht dies einer Subtraktion von 4096 vom Ak- kuinhalt.

Solange der Teilerblock mit dem Faktor 25/6 teilt, wird statt einer Frequenz von 16.384MHz 16.38MHz erzeugt. Die gewünschte Periode ist 1/16.384MHz=61.035ns, die tatsächlich sich erge- bende Periode ist 1/16.38MHz=61.050ns. Daß heißt, mit jedem Ausgangstakt entfernt sich die Phase des tatsächlichen Aus- gangstaktes von der Phase des gewünschten Taktes um 1/16.38MHz-1/16.384MHz=14.90ps. Ein Korrekturschritt durch die Modifikation des Teilerfaktors im Teilerblock entspricht einer Phasenverschiebung von 2.44ns. In Folge müßten alle 2.44ns/14.90ps=163.84 Takte der Teilerfaktor am Teilerblock für einen Ausgangstakt 24/6 statt 25/6 sein.

Der Akkumulator im Sigmadelta-Modulator 5 verwaltet den Pha- senfehler zwischen gewünschten und realen Ausgangstakt. Die Phasenabweichung von 14.90ps wird in eine Binärzahl abgebil- det und mit jedem Takt dem Akkumulatorinhalt hinzuaddiert.

Wenn der Akkumulator überläuft, entspricht dies einer Sub- traktion von 4096 vom Akkumulatorinhalt mit gleichzeitiger Korrektur des Ausgangstaktes um 2.44ns. Daß heißt, die 4096 entsprechen einer Phasenabweichung um 2.44ns. Dementsprechend zeigt ein Bit im Akkumulator eine Phasenabweichung von an. Eine Phasenabweichung von 14.90ps er- gibt dann die Zahl 14.90ps/0.596ps=25. Dementsprechend wird mit jedem Ausgangstakt im Akkumulator die Zahl 25 addiert. In

der Folge läuft der Akkumulator alle 4096/25=163.84 Takte über und löst dann eine Änderung des Teilerfaktors am Teiler- block von 25/6 auf 24/6 für einen Takt aus, genau das, was gefordert war.

Die +25 wird konstant im 2-er Komplement Format an den ersten Eingang (ph const) des Sigmadelta-Modulators 5 angelegt. Der zweite Eingang (phvar) des Sigmadelta-Modulators ist der Stelleingang für eine rein digitale PLL, wenn der Frequenz- synthesizer als Oszillator in einer rein digitalen PLL ver- wendet wird. An diesem Eingang kann dynamisch der Aus- gangstakt verändert werden. Die Zahl 1 an diesem Eingang be- deutet somit eine Frequenzveränderung im obigen Beispiel um 61.035ns/0.596ps=9.768ppm. Dadurch, daß an beiden Eingängen 2-er Komplement Zahlen verarbeitet werden, ist auch eine Fre- quenzkorrektur in die andere Richtung möglich.

Bezugszeichenliste : 1 Frequenzsynthesizer 2 Phasenregelkreis 3 Multiplexer 4 Frequenzteiler 5 Sigmadelta-Modulator 21 Phasendetektor 22 Schleifenfilter, Tiefpaßfilter 23 (spannungsgesteuerter) Oszillator, Ringoszillator 24 Rückkopplungspfad 25 erster Teiler 26 zweiter Teiler, Vorteiler 27 Steuereinrichtung 41 Schieberegister, Zyklusgenerator 42 Schieberegister, Ausgangssignalgenerator 43 Aufwarts-Schieberegister 44 Abwarts-Schieberegister 45 Zälereinrichtung, Auf/Abwärtszähler 46 Dekodereinrichtung 51 Uber/Unterlauferkennung 52 Registereinrichtung 53 Addierwerk