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| 权 利 要 求 1、 一种形成熔丝结构的方法， 其特征在于， 包括： 提供半导体衬底， 在所述半导体衬底上形成有电路结构， 在所述电路结 构上形成有金属互连层； 在所述金属互连层上形成熔丝以及熔丝与所述金属互连层的互连结构，所 述熔丝材料选自多晶错硅、 多晶锗、 非晶硅、 非晶锗或者非晶锗硅。 2、 如权利要求 1所述的形成熔丝结构的方法， 其特征在于， 所述在所述 金属互连层上形成熔丝以及熔丝与所述金属互连层的互连结构包括： 在所述金属互连层上形成第一介质层； 在所述第一介质层内形成第一栓塞，该第一栓塞底部与所述金属互连层的 互连线接触； 在所述第一介质层以及第一栓塞上形成熔丝层，所述熔丝层的材料选自所 述多晶错硅、 多晶锗、 非晶硅、 非晶锗或者非晶锗硅； 图形化所述熔丝层形成熔丝， 该熔丝与所述第一栓塞接触； 在所述熔丝以及第一介质层上形成第二介质层； 在所述第一介质层以及第二介质层内形成第二栓塞 ,该第二栓塞底部与所 述金属互连层的互连线接触； 在所述第二栓塞上形成焊垫以及互连线。 3、 如权利要求 1所述的形成熔丝结构的方法， 其特征在于， 所述在所述 金属互连层上形成熔丝以及熔丝与所述金属互连层的互连结构包括： 在所述金属互连层上形成第一介质层； 在所述第一介质层内形成第一通孔； 沉积所述熔丝材料，在所述第一通孔内形成第一栓塞，在所述第一介质层 上形成熔丝层， 所述第一栓塞底部与所述金属互连层的互连线接触； 图形化所述熔丝层形成熔丝， 该熔丝与所述第一栓塞接触； 在所述熔丝以及第一介质层上形成第二介质层； 在所述第一介质层以及第二介质层内形成第二通孔，在所述第二介质层内 形成沟槽以及开口； 填充所述第二通孔、 沟槽以及开口分别形成第二栓塞、连接所述第二栓塞 的互连线以及焊垫， 该第二栓塞底部与所述金属互连层的互连线接触。 4、 如权利要求 1所述的形成熔丝结构的方法， 其特征在于， 所述在所述 金属互连层上形成熔丝以及熔丝与所述金属互连层的互连结构包括： 在所述金属互连层上形成第一介质层； 在所述第一介质层上形成熔丝层， 所述熔丝层的材料选自所述多晶锗硅、 多晶锗、 非晶硅、 非晶锗或者非晶错硅； 图形化所述熔丝层形成熔丝； 在所述熔丝以及第一介质层上形成第二介质层； 在所述第一介质层内形成第一栓塞， 所述第一栓塞底部与所述熔丝接触， 在所述第一介质层以及第二介质层内形成第二栓塞 ,该第二栓塞底部与所述金 属互连层的互连线接触； 在所述第二介质层上形成互连线以及焊垫， 连接所述第一栓塞和第二栓 塞。 5、 如权利要求 1所述的形成熔丝结构的方法， 其特征在于， 所述在所述 金属互连层上形成熔丝以及熔丝与所述金属互连层的互连结构包括： 在所述金属互连层上形成第一介质层； 在所述第一介质层上形成熔丝层， 所述熔丝层的材料选自所述多晶锗硅、 多晶锗、 非晶硅、 非晶锗或者非晶错硅； 图形化所述熔丝层形成熔丝； 在所述熔丝以及第一介质层上形成第二介质层； 在所述第二介质层内形成第一通孔，在所述第一介质层和第二介质层内形 成第二通孔， 在所述第二介质层内形成沟槽以及开口； 填充所述第一通孔、 第二通孔、 沟槽以及开口分别形成第一栓塞、 第二栓 塞、 互连线以及焊垫， 所述第一栓塞底部与所述熔丝接触， 第二栓塞底部与所 述金属互连层的互连线接触，所述互连线以及焊垫连接所述第一栓塞和第二栓 塞。 6、 如权利要求 2~5任一项所述的形成熔丝结构的方法， 其特征在于， 还 包括： 在所述第二介质层上形成开口， 暴露出所述熔丝。 7、 如权利要求 2~5任一项所述的形成熔丝结构的方法， 其特征在于， 所 述第一介质层、 第二介质层为二氧化硅、 碳化硅、 氮化硅、 氮氧化硅或者它们 的组合。 8、 如权利要求 2或 4所述的形成熔丝结构的方法， 其特征在于， 所述互 连线以及焊垫为铝互连线以及铝焊垫， 所述第一栓塞、 第二栓塞为钨栓塞。 9、 如权利要求 3所述的形成熔丝结构的方法， 其特征在于， 所述互连线 以及焊垫为铜互连线以及铜焊垫， 所述第二栓塞为铜栓塞。 10、 如权利要求 5所述的形成熔丝结构的方法， 其特征在于， 所述互连线 以及焊垫为铜互连线以及铜焊垫， 所述第一栓塞、 第二栓塞为铜栓塞。 11、 一种权利要求 1~10任一项所述的形成熔丝结构的方法形成的熔丝结 构。 |
本申请要求于 2010 年 7 月 30 日提交中国专利局、 申请号为 201010244197.5、 发明名称为"熔丝结构以及形成熔丝结构的方 "的中国专利 申请的优先权， 其全部内容通过引用结合在本申请中。
技术领域
本发明涉及半导体技术领域， 尤其涉及一种形成熔丝结构的方法。
背景技术
半导体集成电路包括熔丝结构，通常应用在电 路修复和改变存储器的输出 逻辑值两方面。 在电路修复方面， 当对电路进行修复时， 将与故障电路连接的 熔丝烧断， 使出故障的电路结构不可用， 用冗余的电路替换出故障的电路。 在 改变存储器的输出逻辑值方面， 通过熔丝的烧断或不烧断来确定输出的逻辑 值。
现有技术中有几种常见的熔丝结构。 第一种熔丝结构， 直接使用金属互连 层的金属互连线作为熔丝， 在对电路修复时， 利用激光将熔丝切断， 因此其成 本较高。 第二种熔丝结构为在一次编程电路（one time programm, OTP ), 多 次编程电路 ( multiple time programm , ΜΤΡ )或者电可擦可编程只读存储器 (Electrically Erasable Programmable Read-Only Memory, EEPROM)中使用的熔 丝结构，此种熔丝结构与 OTP/MTP/EEPROM器件并非堆叠形成，浪费芯片面 积， 而且工艺复杂， 造成了成本高。 第三种熔丝结构为多晶硅熔丝结构， 其使 用 CMOS( Complementary Metal Oxide Semiconductor,互补金属氧化物半导体 ) 工艺中的多晶硅栅作为熔丝， 由于多晶硅的电阻大， 因此其熔断电流小， 不会 破坏相关的电路结构， 但是其占用 COMS面积， 因此使半导体器件的制造成 本增加。
现有技术中有许多关于熔丝的专利， 例如申请号为 200480011464的中国 专利公开的熔丝及其形成方法， 以及申请号为 99108915的中国专利公开的半 导体熔丝。 然而， 均没有解决以上所述的现有技术中存在的缺点 。
发明内容
本发明的要解决的问题是提供一种形成熔丝结 构的方法， 在 CMOS后道 工艺中进行， 形成的熔丝结构与 CMOS 电路叠加， 可以节省芯片面积， 降低 成本； 而且， 工艺筒单。
为解决上述问题， 本发明提供一种形成熔丝结构的方法， 包括： 提供半导体衬底， 在所述半导体衬底上形成有电路结构， 在所述电路结 构上形成有金属互连层；
在所述金属互连层上形成熔丝以及熔丝与所述 金属互连层的互连结构，所 述熔丝材料选自多晶错硅、 多晶锗、 非晶硅、 非晶锗或者非晶锗硅。
可选的，所述在所述金属互连层上形成熔丝熔 丝与所述金属互连层的互连 结构包括：
在所述金属互连层上形成第一介质层；
在所述第一介质层内形成第一栓塞，该第一栓 塞底部与所述金属互连层的 互连线接触；
在所述第一介质层以及第一栓塞上形成熔丝层 ，所述熔丝层的材料选自所 述多晶错硅、 多晶锗、 非晶硅、 非晶锗或者非晶锗硅；
图形化所述熔丝层形成熔丝， 该熔丝与所述第一栓塞接触；
在所述熔丝以及第一介质层上形成第二介质层 ；
在所述第一介质层以及第二介质层内形成第二 栓塞 ,该第二栓塞底部与所 述金属互连层的互连线接触；
在所述第二栓塞上形成焊垫以及互连线。
可选的，所述在所述金属互连层上形成熔丝以 及熔丝与所述金属互连层的 互连结构包括：
在所述金属互连层上形成第一介质层；
在所述第一介质层内形成第一通孔；
沉积所述熔丝材料， 在所述第一通孔内形成第一栓塞，在所述第一 介质层 上形成熔丝层， 所述第一栓塞底部与所述金属互连层的互连线 接触；
图形化所述熔丝层形成熔丝， 该熔丝与所述第一栓塞接触；
在所述熔丝以及第一介质层上形成第二介质层 ；
在所述第一介质层以及第二介质层内形成第二 通孔，在所述第二介质层内 形成沟槽以及开口；
填充所述第二通孔、 沟槽以及开口分别形成第二栓塞、连接所述第 二栓塞 的互连线以及焊垫， 该第二栓塞底部与所述金属互连层的互连线接 触。 可选的，所述在所述金属互连层上形成熔丝以 及熔丝与所述金属互连层的 互连结构包括：
在所述金属互连层上形成第一介质层；
在所述第一介质层上形成熔丝层， 所述熔丝层的材料选自所述多晶锗硅、 多晶锗、 非晶硅、 非晶锗或者非晶错硅；
图形化所述熔丝层形成熔丝；
在所述熔丝以及第一介质层上形成第二介质层 ；
在所述第一介质层内形成第一栓塞， 所述第一栓塞底部与所述熔丝接触， 在所述第一介质层以及第二介质层内形成第二 栓塞 ,该第二栓塞底部与所述金 属互连层的互连线接触；
在所述第二介质层上形成互连线以及焊垫， 连接所述第一栓塞和第二栓 塞。
可选的，所述在所述金属互连层上形成熔丝以 及熔丝与所述金属互连层的 互连结构包括：
在所述金属互连层上形成第一介质层；
在所述第一介质层上形成熔丝层， 所述熔丝层的材料选自所述多晶锗硅、 多晶锗、 非晶硅、 非晶锗或者非晶错硅；
图形化所述多晶错硅层、 多晶错层、 非晶硅层、 非晶错层或者非晶错硅层 形成熔丝；
在所述熔丝以及第一介质层上形成第二介质层 ；
在所述第一介质层内形成第一通孔，在所述第 一介质层和第二介质层内形 成第二通孔， 在所述第二介质层内形成沟槽以及开口；
填充所述第一通孔、 第二通孔、 沟槽以及开口分别形成第一栓塞、 第二栓 塞、 互连线以及焊垫， 所述第一栓塞底部与所述熔丝接触， 第二栓塞底部与所 述金属互连层的互连线接触，所述互连线以及 焊垫连接所述第一栓塞和第二栓 塞。
可选的， 还包括： 在所述第二介质层上形成开口， 暴露出所述熔丝。 可选的， 所述第一介质层、 第二介质层为二氧化硅、 碳化硅、 氮化硅、 氮 氧化硅或者它们的组合。
可选的， 所述互连线以及焊垫为铝互连线以及铝焊垫， 所述第一栓塞、 第 二栓塞为钨栓塞。
可选的， 所述互连线以及焊垫为铜互连线以及铜焊垫， 所述第二栓塞为铜 栓塞。
可选的， 所述互连线以及焊垫为铜互连线以及铜焊垫， 所述第一栓塞、 第 二栓塞为铜栓塞。
本发明还提供一种以上所述方法形成的熔丝结 构。
与现有技术相比， 本发明具有以下优点：
可以在形成电路结构以及金属互连层后，在金 属互连层上形成多晶错硅熔 丝、 多晶锗熔丝、 非晶硅熔丝、 非晶锗熔丝或者非晶锗硅熔丝以及熔丝与金属 互连层的互连结构。 由于多晶错硅、 多晶锗、 非晶硅、 非晶错、 非晶错硅的电 阻值高， 在熔断多晶锗硅熔丝、 多晶锗熔丝、 非晶硅熔丝、 非晶锗熔丝或者非 晶错硅熔丝时， 所需熔断电流小， 不会破坏相关的电路结构； 而且， 该方法形 成的熔丝结构堆叠在金属互连层上， 不会占用芯片面积， 因此节省芯片面积， 降低制造成本； 而且其形成工艺筒单。
附图说明
图 1是本发明形成熔丝结构的流程图；
图 2是本发明提供的衬底的剖面结构示意图；
图 3a~3i是本发明第一具体实施例的形成熔丝结构 剖面结构示意图； 图 4a~4f是本发明第二具体实施例的形成熔丝结构 剖面结构示意图； 图 5a~5g是本发明第三具体实施例的形成熔丝结构 剖面结构示意图； 图 6a~6c是本发明第四具体实施例的形成熔丝结构 剖面结构示意图。
具体实施方式
现有技术中有使用多晶硅作为熔丝的熔丝结构 ， 然而， 由于多晶硅的沉积 温度在 600°C以上， 因此必须在 CMOS后段工艺之前形成， 并且与 CMOS电 路并行在同一平面， 因此熔丝结构会占用芯片的面积， 增加成本。 发明人反复 钻研， 希望可以找到一种可以形成在 CMOS后段工艺之后， 堆叠在 CMOS电 路上， 不会占用芯片面积的熔丝结构。
本发明具体实施方式的形成熔丝结构的方法， 在形成电路结构以及金属互 连层后， 在金属互连层上形成熔丝以及多熔丝与金属互 连层的互连结构。
为了使本领域技术人员可以更好的理解本发明 的精神，结合附图详细说明 本发明具体实施方式的形成熔丝结构的方法。
图 1是本发明形成熔丝结构的流程图， 参考图 1 , 本发明具体实施方式的 形成熔丝结构的方法， 包括：
步骤 S1 , 提供半导体衬底， 在所述半导体衬底上形成有电路结构， 在所 述电路结构上形成有金属互连层；
步骤 S2, 在所述金属互连层上形成熔丝以及熔丝与所述 金属互连层的互 连结构， 所述熔丝的材料选自多晶锗硅、 多晶锗、 非晶硅、 非晶锗或者非晶锗 硅。 法。
结合参考图 1和图 2, 执行步骤 S1 , 提供半导体衬底 20, 在所述半导体 衬底上形成有电路结构，在所述电路结构上形 成有金属互连层： 所述半导体衬 底 20可以是单晶硅或硅错； 也可以是绝缘体上硅（SOI ); 或者还可以包括其 它的材料， 例如砷化镓等 III- V族化合物。 所述半导体衬底 20上具有一定的隔 离结构， 可以为浅沟槽隔离 （STI )、 局部场氧化隔离 （ LOCOS )。 在所述半导 体衬底上形成有器件层 21 , 在该器件层 21中形成有电路结构， 图示中没有示 出具体的电路结构， 该电路结构可以为各种 CMOS 电路结构， 例如可以为 EEPROM存储器电路结构。在器件层 21上形成金属互连层 22, 图中示意出两 根互连线 221、 222, 只是起示意作用， 互连线的布局根据实际电路结构的不 同而不同。 本发明的熔丝结构在完成半导体工艺的后段工 艺后 （back end of line )进行， 将形成的熔丝与金属互连层中的互连线连接， 通过互连线与相关 的电路结构连接，在本发明中不涉及电路结构 以及金属互连线的改进， 并且本 发明中的电路结构以及金属互连线均为本领域 中常用的电路结构以及金属互 连线， 在此不对其做详细说明。
执行完步骤 S1后， 执行步骤 S2, 在所述金属互连层上形成熔丝以及熔丝 与所述金属互连层的互连结构。在本发明的该 第一具体实施例中， 所述在所述 金属互连层上形成熔丝以及熔丝与所述金属互 连层的互连结构包括：
步骤 S31 , 在所述金属互连层上形成第一介质层；
步骤 S32, 在所述第一介质层内形成第一栓塞， 该第一栓塞底部与所述金 属互连层接触； 步骤 S33 , 在所述第一介质层以及第一栓塞上形成熔丝层 ， 所述熔丝层的 材料选自所述多晶锗硅、 多晶锗、 非晶硅、 非晶锗或者非晶错硅；
步骤 S34, 图形化所述熔丝层形成熔丝， 该熔丝与所述第一栓塞接触； 步骤 S35 , 在所述熔丝以及第一介质层上形成第二介质层 ；
步骤 S36, 在所述第一介质层以及第二介质层内形成第二 栓塞， 该第二栓 塞底部与所述金属互连层接触；
步骤 S37, 在所述第二栓塞上形成焊垫以及互连线。
图 3a~3h是本发明第一具体实施例的形成熔丝结构 剖面结构示意图，结 合图 3a~3h详细说明该第一具体实施例的形成熔丝结 的方法。
参考图 3a, 执行步骤 S31 , 在所述金属互连层 22上形成第一介质层 31 , 利用化学气相沉积在所述金属互连层 22上沉积形成第一介质层 31 , 该第一介 质层为二氧化硅，在其他实施例中， 第一介质层也可以为其他起绝缘隔离作用 的介质层， 例如碳化硅、 氮化硅、 氮氧化硅， 也可以为二氧化硅、 碳化硅、 氮 化硅、 氮氧化硅的任意组合。
参考图 3b, 执行步骤 S32 , 在所述第一介质层 31内形成第一栓塞 32 , 该 第一栓塞 32底部与所述金属互连层接触， 形成第一栓塞 32的具体方法为： 利 用光刻、 刻蚀工艺图形化所述第一介质层 31形成通孔， 在通孔内填充金属形 成第一栓塞 32 ,在该具体实施例中，填充的金属为钨， 第一栓塞 32为钨栓塞。 此形成第一栓塞 32的工艺为本领域技术人员的公知常识， 不做详述。
参考图 3c,执行步骤 S33 ,在所述第一介质层 31以及第一栓塞 32上形成 熔丝层 33 , 所述熔丝层的材料选自所述多晶锗硅、 多晶锗、 非晶硅、 非晶锗 或者非晶错硅， 熔丝层 33厚度为 500埃〜 8000埃， 其具体形成方法为半导体 技术领域中的化学相沉积 CVD , 例如 PECVD , LPCVD , 沉积温度在 150°C~500°C。
步骤 S34, 图形化所述熔丝层 33形成熔丝 33', 熔丝 33'与所述第一栓塞
32接触， 参考图 3d, 在该具体实施例中， 利用光刻、 刻蚀工艺图形化熔丝层 形成熔丝 33'。
参考图 3e,执行步骤 S35 , 在所述熔丝 33'以及第一介质层 31上形成第二 介质层 34, 利用化学气相沉积在所述熔丝 33'以及第一介质层 31上形成第二 介质层 34, 该第二介质层为二氧化硅层， 在其他实施例中， 第二介质层也可 以为其他起绝缘隔离作用的介质层， 例如碳化硅、 氮化硅、 氮氧化硅， 也可以 为二氧化硅、 碳化硅、 氮化硅、 氮氧化硅的任意组合。
参考图 3f, 执行步骤 S36, 在所述第一介质层 31以及第二介质层 34内形 成第二栓塞 35 ,该第二栓塞 35底部与所述金属互连层 22中的互连线 221、222 接触， 形成第二栓塞 35的具体方法为： 利用光刻、 刻蚀工艺图形化所述第一 介质层 31和第二介质层 34在第一介质层 31和第二介质层 34形成通孔，在通 孔内填充金属形成第二栓塞 35 , 在该具体实施例中， 填充的金属为钨， 第二 栓塞 35为钨栓塞。 此形成第二栓塞 35的工艺为本领域技术人员的公知常识， 不做详述。
参考图 3g、 3h, 执行步骤 S37, 在所述第二栓塞 35上形成焊垫 37以及互 连线（图中未示）， 具体为： 首先在第二介质层 34以及第二栓塞 35形成的表 面上形成金属层 36 (参考图 3g ), 在该具体实施例中， 金属层 36为铝（A1 ) 层， 利用光刻、 刻蚀工艺图形化所述金属层 36, 形成焊垫 37 (参考图 3h ) 以 及互连线（图中未示）， 参考图 3h。 所述第二栓塞 35的数量可以为多个， 其 中， 一些第二栓塞 35连接焊垫 37, —些第二栓塞 35连接互连线， 图中示意 性的示出两个与焊垫 37连接的第二栓塞 35。
完成以上步骤后， 本发明第一具体实施例的熔丝结构已经形成， 接下来需 要将熔丝 33'暴露出来， 以便于在熔断熔丝时， 熔化的金属可以蒸发掉， 不会 残留在芯片上。 如果熔化的金属不能蒸发出去， 金属冷却后， 很可能会重新连 接在一起， 即使不连接在一起， 残留在芯片内， 也会影响芯片的性能。
参考图 3i, 形成熔丝结构以后， 利用光刻以及等离子体刻蚀工艺在第二介 质层 34上形成开口 38, 暴露出熔丝 33', 可以暴露出部分熔丝， 也可以暴露 出全部熔丝。
参考图 3i, 本发明第一具体实施例的熔丝结构堆叠形成在 金属互连层 22 上， 该熔丝结构包括： 熔丝 33', 熔丝与所述金属互连层的互连结构。 其中， 所述互连结构包括： 连接熔丝 33'与金属互连层 22中的互连线 221、 222的第 一栓塞 32, 互连线以及焊垫 37, 将互连线以及焊垫 37与金属互连层 22中的 互连线 221、 222连接的第二栓塞 35。
在本发明的第二具体实施例中 ,所述在所述金属互连层上形成熔丝以及熔 丝与所述金属互连层的互连结构包括： 步骤 S41 , 在所述金属互连层上形成第一介质层；
步骤 S42, 在所述第一介质层内形成第一通孔；
步骤 S43 , 沉积所述熔丝材料， 在所述第一通孔内形成第一栓塞， 在所述 第一介质层上形成熔丝层， 所述第一栓塞底部与所述金属互连层的互连线 接 触；
步骤 S44, 图形化所述多熔丝层形成熔丝， 该熔丝与所述第一栓塞接触； 步骤 S45 , 在所述熔丝以及第一介质层上形成第二介质层 ；
步骤 S46, 在所述第一介质层以及第二介质层内形成第二 通孔， 在所述第 二介质层内形成沟槽以及开口；
步骤 S47, 填充所述第二通孔、 沟槽以及开口分别形成第二栓塞、 连接所 述第二栓塞的互连线以及焊垫，该第二栓塞底 部与所述金属互连层的互连线接 触。
图 4a~4f是本发明第二具体实施例的形成熔丝结构 剖面结构示意图， 结 合图 4a~4f详细说明该第二具体实施例的形成熔丝结 的方法。
参考图 4a, 执行步骤 S41 , 在所述金属互连层 22上形成第一介质层 41 , 利用化学气相沉积在所述金属互连层 22上沉积形成第一介质层 41 , 该第一介 质层为二氧化硅，在其他实施例中， 第一介质层也可以为其他起绝缘隔离作用 的介质层， 例如碳化硅、 氮化硅、 氮氧化硅， 也可以为二氧化硅、 碳化硅、 氮 化硅、 氮氧化硅的任意组合。
执行完步骤 S41后， 参考图 4b, 执行步骤 S42, 在所述第一介质层 41内 形成第一通孔； 然后执行步骤 S43 , 沉积所述熔丝材料， 在所述第一通孔内形 成第一栓塞 42, 在所述第一介质层 41上形成熔丝层 43 , 所述第一栓塞 42底 部与所述金属互连层的互连线 221、 222接触。 在该第二具体实施例中， 形成 第一通孔后， 利用化学相沉积 CVD, 例如 PECVD, LPCVD, 沉积温度在 150°C~500°C范围内， 沉积熔丝材料， 将熔丝材料填充在第一通孔内， 在第一 通孔内形成第一栓塞 42, 并在所述第一介质层 41上形成厚度为 500埃〜 8000 埃的熔丝层 43 , 该熔丝材料为多晶锗硅、 多晶锗、 非晶硅、 非晶锗或者非晶 错硅。 在该第二具体实施例中， 第一栓塞 42为多晶错硅、 多晶锗、 非晶硅、 非晶锗或者非晶错硅栓塞。
形成熔丝层 43后， 参考图 4c, 执行步骤 S44, 图形化所述熔丝层 43形成 熔丝 43'。 利用光刻、 刻蚀工艺图形化熔丝层 43形成熔丝 43'。
形成熔丝 43 '后， 参考图 4d, 执行步骤 S45 , 在所述熔丝 43'以及第一介质 层 41上形成第二介质层 44。 利用化学气相沉积在所述熔丝 43 '以及第一介质 层 41上沉积形成第二介质层 44 , 该第二介质层 44为二氧化硅， 在其他实施 例中， 第二介质层也可以为其他起绝缘隔离作用的介 质层， 例如碳化硅、 氮化 硅、 氮氧化硅， 也可以为二氧化硅、 碳化硅、 氮化硅、 氮氧化硅的任意组合。
之后， 参考图 4e , 执行步骤 S46 , 在所述第一介质层以及第二介质层内形 成第二通孔， 在所述第二介质层内形成沟槽以及开口 （图中未示）； 之后， 执 行步骤 S47 , 填充所述第二通孔、 沟槽以及开口分别形成第二栓塞 45、 互连线 (图中未示）以及焊垫 47 , 该第二栓塞 45底部与所述金属互连层的互连线接 触， 第二通孔对应形成第二栓塞， 沟槽对应形成互连线， 开口对应形成焊垫。 在该第二具体实施例中， 利用铜 （Cu ) 工艺， 即本领域人员熟知的双镶嵌工 艺形成第二栓塞 45、互连线（图中未示）以及焊垫 47 ,第二栓塞 45为铜栓塞， 焊垫 47为铜焊垫， 互连线为铜互连线（图中未示）。 所述第二栓塞 45的数量 为多个， 其中， 一些第二栓塞 45与焊垫 47连接， 一些第二栓塞 45与互连线 连接， 图中示意性的示出两个与焊垫 47连接的第二栓塞 45。
完成以上步骤后， 本发明第二具体实施例的熔丝结构已经形成， 接下来需 要将熔丝 43 '暴露出来， 以便于在熔断熔丝时， 熔化的金属可以蒸发掉， 不会 残留在芯片上。 如果熔化的金属不能蒸发出去， 金属冷却后， 很可能会重新连 接在一起， 即使不连接在一起， 残留在芯片内， 也会影响芯片的性能。
参考图 4f,形成熔丝结构以后，利用光刻以及等离子体 刻蚀工艺在第二介 质层 44上形成开口 48 , 暴露出熔丝 43 ', 可以暴露出部分熔丝， 也可以暴露 出全部熔丝。
参考图 4f, 本发明第二具体实施例的熔丝结构堆叠形成在 金属互连层 22 上， 其与第一具体实施例的熔丝结构的结构基本相 同。 只是由于形成工艺的不 同， 焊垫 47与第二栓塞 45为一体结构。
在本发明的第三具体实施例中 ,所述在所述金属互连层上形成熔丝以及熔 丝与所述金属互连层的互连结构包括：
步骤 S51 , 在所述金属互连层上形成第一介质层；
步骤 S52 , 在所述第一介质层上形成熔丝层， 所述熔丝层的材料选自所述 多晶锗硅、 多晶锗、 非晶硅、 非晶锗或者非晶错硅；
步骤 S53 , 图形化所述熔丝层形成熔丝；
步骤 S54, 在所述熔丝以及第一介质层上形成第二介质层 ；
步骤 S55 , 在所述第一介质层内形成第一栓塞， 所述第一栓塞底部与所述 熔丝接触，在所述第一介质层以及第二介质层 内形成第二栓塞， 该第二栓塞底 部与所述金属互连层接触；
步骤 S56, 在所述第二介质层上形成互连线以及焊垫， 连接所述第一栓塞 和第二栓塞。
图 5a~5g是本发明第三具体实施例的形成熔丝结构 剖面结构示意图，结 合图 5a~5g详细说明该第三具体实施例的形成熔丝结 的方法。
参考图 5a, 执行步骤 S51 , 在所述金属互连层 22上形成第一介质层 51 , 具体为：利用化学气相沉积 CVD在所述金属互连层 22上沉积形成第一介质层 51 , 该第一介质层 51为二氧化硅层， 在其他实施例中， 第一介质层也可以为 其他起绝缘隔离作用的介质层， 例如碳化硅、 氮化硅、 氮氧化硅， 也可以为二 氧化硅、 碳化硅、 氮化硅、 氮氧化硅的任意组合。
参考图 5b, 执行步骤 S52 , 在所述第一介质层 51上形成熔丝层 52, 所述 熔丝层的材料选自所述多晶错硅、 多晶锗、 非晶硅、 非晶锗或者非晶错硅， 其 具体形成方法为半导体技术领域中的化学气相 沉积 CVD , 例如 PECVD , LPCVD, 沉积温度在 150°C~500°C范围内， 沉积厚度为 500埃〜 8000埃的熔丝 层。
参考图 5c,执行步骤 S53 ,图形化所述熔丝层 52形成熔丝 52'。利用光刻、 刻蚀工艺图形化熔丝层 52形成熔丝 52'。
参考图 5d,执行步骤 S54,在所述熔丝 52'以及第一介质层 51形成的表面 上形成第二介质层 53 , 具体为： 利用化学气相沉积 CVD形成第二介质层 53 , 该第二介质层 53为二氧化硅层， 在其他实施例中， 第二介质层也可以为其他 起绝缘隔离作用的介质层， 例如碳化硅、 氮化硅、 氮氧化硅， 也可以为二氧化 硅、 碳化硅、 氮化硅、 氮氧化硅的任意组合。
参考图 5e, 执行步骤 S55 , 在所述第一介质层 51内形成第一栓塞 54, 所 述第一栓塞 54底部与所述熔丝 52'接触， 在所述第一介质层 51以及第二介质 层 53内形成第二栓塞 55 ,该第二栓塞 55底部与所述金属互连层的互连线 222、 221接触， 具体形成方法为： 利用光刻、 刻蚀工艺图形化所述第二介质层 53 , 在在第二介质层 53内形成第一通孔； 利用光刻、 刻蚀工艺图形化所述第一介 质层 51和第二介质层 53在第二介质层 53和第一介质层 51内形成第二通孔， 在第一通孔内填充金属形成第一栓塞 54 , 第一栓塞 54底部与熔丝 52'接触， 在第二通孔内填充金属形成第二栓塞 55 , 第二栓塞 55与金属互连层中的互连 线 222、 221接触。 在该具体实施例中， 填充的金属为钨， 第一栓塞 54和第二 栓塞 55为钨栓塞。
参考图 5f, 执行步骤 S56, 在所述第二介质层 53上形成互连线（图中未 示） 以及焊垫 57, 连接所述第一栓塞 54和第二栓塞 55 , 其具体形成方法为： 在所述第二介质层 53上利用物理气相沉积形成金属层， 此金属层为铝层， 然 后利用光刻、 刻蚀工艺刻蚀铝层形成互连线（图中未示） 以及焊垫 57 , 连接 所述第一栓塞 54和第二栓塞 55。 所述第一栓塞 54、 第二栓塞 55的数量为多 个，多个第一栓塞 54和第二栓塞 55之间的连接可以通过焊垫 57或互连线（图 中未示）连接， 其中， 一些第一栓塞 54和第二栓塞 55通过焊垫 57连接， 一 些第一栓塞 54和第二栓塞 55通过互连线连接，图中只示意性的示出第一 塞 54、 第二栓塞 55通过焊垫 57连接。
完成以上步骤后， 本发明第三具体实施例的熔丝结构已经形成， 接下来需 要将熔丝 52'暴露出来， 参考图 5g, 形成熔丝结构以后， 利用光刻以及等离子 体刻蚀工艺在第二介质层 53形成开口 58 , 暴露出熔丝 52', 可以暴露出部分 熔丝， 也可以暴露出全部熔丝。
参考图 5f, 本发明第三具体实施例的熔丝结构堆叠形成在 金属互连层 22 上， 该熔丝结构包括： 熔丝 52', 熔丝与所述金属互连层的互连结构。 其中， 所述互连结构包括： 第一栓塞 54, 第二栓塞 55 , 互连线以及焊垫 57, 第一栓 塞 54连接所述熔丝 52',所述第二栓塞 55连接金属互连层 22中的互连线 221、 222连接， 所述互连线或焊垫 57将第一栓塞 54和第二栓塞 55连接。
在本发明的第四具体实施例中，所述在所述金 属互连层上形成熔丝以及熔 丝与所述金属互连层的互连结构包括：
步骤 S61 , 在所述金属互连层上形成第一介质层；
步骤 S62 , 在所述第一介质层上形成熔丝层， 所述熔丝层的材料选自所述 多晶锗硅、 多晶锗、 非晶硅、 非晶锗或者非晶错硅； 步骤 S63 , 图形化所述熔丝层形成熔丝；
步骤 S64, 在所述熔丝以及第一介质层上形成第二介质层 ；
步骤 S65 , 在所述第一介质层内形成第一通孔， 在所述第一介质层和第二 介质层内形成第二通孔， 在所述第二介质层内形成沟槽以及开口；
步骤 S66, 填充所述第一通孔、 第二通孔、 沟槽以及开口分别形成第一栓 塞、 第二栓塞、 互连线以及焊垫， 所述第一栓塞底部与所述熔丝接触， 第二栓 塞底部与所述金属互连层的互连线接触，所述 互连线以及焊垫连接所述第一栓 塞和第二栓塞。
图 6a~6c是本发明第四具体实施例的形成熔丝结构 剖面结构示意图，结 合图 6a~6c详细说明该第四具体实施例的形成熔丝结 的方法。
在该第四具体实施例中， 步骤 S61、 步骤 S62、 步骤 S63以及步骤 S64与 所述第三具体实施例的步骤 S51、 步骤 S52、 步骤 S53以及步骤 S54相同， 此 不做详细描述， 具体可以参见对第三具体实施例中相关步骤的 详细描述。
在执行完步骤 S61、 步骤 S62、 步骤 S63以及步骤 S64形成熔丝 62'、 第 二介质层 63以及第一介质层 61后 （参考图 6a ), 参考图 6b, 执行步骤 S65 , 在所述第二介质层 63 内形成第一通孔， 在所述第一介质层 61 和第二介质层 63内形成第二通孔， 在所述第二介质层内形成沟槽以及开口 （图中未示）； 以 及步骤 S66, 填充所述第一通孔、 第二通孔、 沟槽以及开口分别形成第一栓塞 64、 第二栓塞 65、 互连线以及焊垫 67, 所述第一栓塞 64底部与所述熔丝 62' 接触， 第二栓塞 65底部与所述金属互连层的互连线 222、 221接触， 所述互连 线（图中未示） 以及焊垫 67连接所述第一栓塞和第二栓塞， 第一通孔对应形 成第一栓塞， 第二通孔对应形成第二栓塞， 沟槽对应形成互连线， 开口对应形 成焊垫。 在该第四具体实施例中， 利用铜 （Cu ) 工艺， 即本领域人员熟知的 双镶嵌工艺形成第一栓塞 64、 第二栓塞 65、 互连线（图中未示）以及焊垫 67, 第一栓塞 64, 第二栓塞 65为铜栓塞， 焊垫 67为铜焊垫， 互连线为铜互连线 (图中未示）。 所述第一栓塞 64、 第二栓塞 65的数量为多个， 图中示意性的 示出两个第一栓塞 64、 第二栓塞 65 , 多个第一栓塞 64和第二栓塞 65之间的 连接通过焊垫 67或互连线（图中未示）连接， 其中， 一些第一栓塞 64和第二 栓塞 65通过焊垫 67连接， 一些第一栓塞 64和第二栓塞 65通过互连线连接， 图中只示意性的示出第一栓塞 64、 第二栓塞 65通过焊垫 67连接。 完成以上步骤后， 本发明第四具体实施例的熔丝结构已经形成， 接下来需 要将熔丝 62'暴露出来， 以便于在熔断熔丝时， 熔化的金属可以蒸发掉， 不会 残留在芯片上。 如果熔化的金属不能蒸发出去， 金属冷却后， 很可能会重新连 接在一起， 即使不连接在一起， 残留在芯片内， 也会影响芯片的性能。
参考图 6c, 形成熔丝结构以后， 利用光刻 /刻蚀， 以及等离子体刻蚀工艺 在第二介质层 63上形成开口 68 , 暴露出熔丝 62', 可以暴露出部分熔丝， 也 可以暴露出全部熔丝。
参考图 6c, 本发明第四具体实施例的熔丝结构堆叠形成在 金属互连层 22 上， 与所述第三具体实施例的熔丝结构的结构基本 相同。 只是由于形成工艺的 不同， 焊垫 67与第一栓塞 64、 第二栓塞 65为一体结构。
需要说明的是， 本发明具体实施例的熔丝结构堆叠在金属互连 层上，在熔 丝结构上不再继续形成金属互连层，在其他实 施例中，熔丝结构上可以继续堆 叠形成金属互连层。在此种情况下， 形成的熔丝与金属互连层的互连结构包括 栓塞和互连线， 不包括焊垫。 而且， 本发明具体实施例由开口暴露出熔丝， 在 本发明的其他实施例中， 熔丝也可以不暴露出来， 而是埋在介质层中。
本发明在形成电路结构以及金属互连层后，在 金属互连层上形成多晶错硅 熔丝、 多晶锗熔丝、 非晶硅熔丝、 非晶锗熔丝或者非晶错硅熔丝， 熔丝与金属 互连层的互连结构。 由于多晶错硅、 多晶锗、 非晶硅、 非晶锗或者非晶错硅的 电阻值高， 在熔断多晶错硅熔丝、 多晶锗熔丝、 非晶硅熔丝、 非晶锗熔丝或者 非晶锗硅熔丝时， 不会破坏相关的电路结构， 并且该方法形成的熔丝结构堆叠 在金属互连层上， 不会占用芯片面积， 因此节省芯片面积， 降低制造成本； 而 且其形成工艺筒单。
本发明虽然已以较佳实施例公开如上，但其并 不是用来限定本发明，任何 本领域技术人员在不脱离本发明的精神和范围 内，都可以利用上述揭示的方法 和技术内容对本发明技术方案做出可能的变动 和修改， 因此， 凡是未脱离本发 改、 等同变化及修饰， 均属于本发明技术方案的保护范围。
Next Patent: MEDIA SERVER AND SERVICE PROVISION METHOD THEREOF